FPGA/IC笔试——华为
摘要：
1. 在Verlog HDL中对于initial语句，说法错误的是（） A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial 块并行执行 答案：B 解析： initial用于TestBench仿真赋值，无法用于实际电路赋值。 多个in 阅读全文
posted @ 2021-07-28 21:08 一曲挽歌 阅读(5048) 评论(0) 推荐(0) 编辑
