SV——连接设计和测试平台
摘要：
验证一个设计需要经过几个步骤：生成输入激励，捕获输出相应，决定对错和衡量进度。要完成这个设计，首先第一步就是如何将DUT（Design Under Test）连接到测试平台。 1.将测试平台和设计分开 测试平台的代码独立于设计的代码，设计者需要编写满足规范的代码，而验证工程师需要创建使得设计不满足设 阅读全文
posted @ 2021-07-14 22:25 一曲挽歌 阅读(902) 评论(0) 推荐(0) 编辑
SV——过程语句和子程序
摘要：
1.过程语句 SystemVerilog从C和C++中引用了很多操作符和语句。下面就来简单介绍几点。 for循环，在for循环中定义循环变量，它的作用范围仅限于循环内部，从而有助于避免一些代码漏洞。for (int i=0；i<10；i++) 自动递增符/自动递减符，++/--，既可作前缀，也可作后 阅读全文
posted @ 2021-07-14 17:08 一曲挽歌 阅读(894) 评论(0) 推荐(0) 编辑
