SystemVerilog基本语法
摘要：
SV在线仿真平台：https://www.edaplayground.com 注：平台需机构邮箱注册，还支持Perl、python等脚本语言以及UVM验证。 1.数据类型 VerilogHDL中有2种变量类型：wire和reg，这两种变量是4值类型的（即有四种状态）。 SystemVerilog在此 阅读全文
posted @ 2021-06-30 09:55 一曲挽歌 阅读(3458) 评论(0) 推荐(2) 编辑
