FPGA/IC笔试——汇顶科技
解析：jitter在线路传输过程中也会被改变。选BC（需要了解DC逻辑综合知识）
2.如图所示时序路径示意图，椭圆表示组合逻辑，FF1/FF2表示寄存器，A表示数据输入端口，CLK表示时钟输入端口，Z表示数据输出端口，下图选项描述正确的是：
A.只要在端口CLK上创建时钟，即可约束A->Z之间的组合逻辑的延时
B.只要在端口Z上设置输出延时，即可约束FF2 -> Z之间的组合逻辑的延时
C.只要在端口CLK上创建时钟，即可约束FF1->FF2之间的组合逻辑的延时
D.只要在端口A上设置输入延时，即可约束A->FF1之间的组合逻辑的延时
解析：BCD
3.一个线性反馈移位寄存器（LSFR）的特征多项式为F(x)=x^4+x+1,初始态为全1，则以下哪些描述是正确的？
A.输出的m-序列为11100101
B.该LFSR包含四个寄存器
C.寄存器的状态不会出现全零
D.该LFSR能够产生的不重复序列最长为15位
解析：BCD。LSFR如下，由n个D触发器和若干个异或门组成的
4.以下关于验证的描述，正确的是
A. 验证平台使用checker检测DUT的行为，只有知道DUT的输入输出信号变化之后，才能根据 这些信号变化来判定DUT的行为是否正确
B. SystemVerilog区别于verilog的一个重要特征是其具有面向对象语言的特性：封装、继承和 多态
C. UVM是synopsys、cadence、mentor等EDA厂商联合发布的验证平台
D. Verilog，SystemVerilog, SystemC, UVM 都是验证常用的硬件语言
解析：B。checker也可通过systemverilog、assertion的形式验证formal verification来完成静态验证，替代了动态仿真；UVM是IEEE标准，是通用验证方法学，不是语言
5.以下关于FIFO描述正确的是
A. 空信号是在写时钟域产生的，满信号是在读时钟域产生的
B. 外部可以直接操作FIFO的读写地址
C. FIFO可以分为同步FIFO和异步FIFO
D. FIFO是先进先出的存储器
解析：CD。空信号在读时钟域产生，满信号在写时钟域产生。外部不可以直接操作FIFO的读写地址
6.在静态时序分析中计算时钟延迟需要考虑一下哪些因素？
A. 寄存器的建立和保持时间
B. 工艺特性造成的on-chip variation
C. 时钟源的抖动（jitter）
D. 时钟树不平衡引入的偏差（skew）
E. 系统时钟干扰
解析：CD
7.下面逻辑电路表示逻辑功能为F=(AB)’+C’的是
◆ 解析：CMOS结构：上拉串联为或非，并联为与非；下拉正好互补相反。故第一个CMOS结 构为 F = (AB+C)’；第二个CMOS结构为F=((A+B)C)’。 
8.下面是芯片中有关GPIO的叙述，不正确的是：
A. GPIO一般只具有0态和1态，不具有高阻状态
B. GPIO的引脚一般是多功能复用的
C. GPIO作为输出接口时具有锁存功能
D. GPIO作为输入接口时具有缓冲功能
解析：A
9.和模拟滤波器相比，数字滤波器具有可靠性好，精度高，实现灵活等特点。以下列出了几种数字滤波器的理想幅频特性，请选出哪一种是带阻滤波器的幅频特性？
◆ 带通滤波器：它允许一定频段的信号通过，抑制低于或高于该频段的信号、干扰和噪声；
◆ 带阻滤波器：它抑制一定频段内的信号，允许该频段以外的信号通过。
10.
解析：可以先把A和C都取为1，代入计算！
11.以下关于格雷码的描述哪些是正确的?
A. 卡诺图的坐标是按照格雷码的顺序标注的
B. 格雷码0110对应的二进制数是0100
C. 格雷码相邻的码组间仅有一位不同
D. 格雷码从编码形式上杜绝了逻辑冒险的发生
E. 格雷码常用于提高单一时钟域内总线数据的可靠性
解析：ABCD。格雷码：跨时钟域处理
12.如下为verilog HDL描述的一段程序，请选择对它产生波形描述正确的是：
always begin #5 clk = 0; #10 clk = ~clk; end
A.周期为15 B.clk=0 C.clk=1 D.占空比1/3的时钟
解析：AD
13.电容器接到交流电源的两端时，下列说法不正确的是
A. 电路中有了电流，表现为交流“通过”了电容器
B. 实际上是电容器交替进行了充电和放电
C. 实际上自由电荷通过了两板级间的绝缘材质
D. 实际上自由电荷没有通过两级间的绝缘材质
解析：C
14.请分析如下图所示CMOS电路实现的是什么逻辑功能？
-
解析：A 。 CMOS逻辑，上拉并联为与非逻辑，串联为或非逻辑。
15.下图为一个全加器，假设每个门延时为T，不考虑线延时和扇入扇出，下列说法正确的是
A.8位 carry-lookhead adder 最大延迟为4T
B.8位 carry-lookhead adder 最大延迟为3T
解析：不管几位加法器，超前进位逻辑的进位结构的布尔表达都是三级结构（如果不考虑扇入扇出），故其延时为三个门，因此答案B正确。而串行进位加法器，即从低位往高位运算，进位位，一级一级往后传递，如下图。故对于串行加法器，其最大延迟为n*3T（n为加法器的位数）。
16.如图,断言在那个时钟沿开始的时序可以判决成功。
property test_seq_2;
@( posedge clk ) @rose (start) |->
##3 ( ( a ##2 b)[*2] ) ##2 stop
endproperty
assert property(test_seq_2);
解析：A
18.下面关于verilog描述正确的是：
A.如果A=1’b1,B=1’b0,F=A&B|B&A||B,则F=1’b1. (F=1&0|0&1||1=1，正确)
B．y=a+b；属于阻塞赋值语句，执行该语句时，先计算a+b值，然后更新y值，在此过程中不能运算其他语句 (正确，阻塞，非阻塞)
C．generate，for，function语句可以综合 (for循环可综合时，循环变量必须是固定值)
D．如果A=4’hb，则^A=1’b1 ^异或 （4`b1011）
19.关于电路处理说法正确的是：
A:同步电路系统中可以有一个时钟以及三分频时钟进行驱动；
B:DFF的setup时间是根据DFF和DFF之间的时许路径分析出来的，把时钟变慢可以增加DFF的setup时间
C:数字电路设计中是竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路清除
D:如果DFF的hold时间不满足，通常可以通过时钟运行速度来解决
E:异步reset信号因为和时钟是异步的，因此不需要加时钟约束
解析：选A；
◆B：setup时间是由寄存器内部的结构决定的，与时钟无关。
◆C:竞争和冒险是由不同路径的延时不同导致的。
◆D由Thold的约束公式得与时钟无关。
◆E要加时钟约束，有recovery和removal的chk
20.以下代码中哪些会推导出锁存器（latch）？
-
解析：ACD
21.下面降低功耗的方法中，属于降低静态功耗的有
A:门级电路的功耗优化
B:多阈值电压
C:门控时钟电路
D:操作数分离
E:多个供电电压
解析：ABE； -在CMOS电路中，静态功耗主要是漏电流引起的功耗 对于常规cmos电路，在稳态时不存在直流导通电流，理想情况下静态功耗为0，但是由于 泄露电流的存在，使得cmos电路的静态功耗并不为0。CMOS泄露电流主要包括：反偏PN 结电流和MOS管的亚阈值电流。所以静态功耗主要由这两部分组成。对于深亚微米MOS器 件，还存在很多二级效应引起的附加泄露电流。 静态功耗的计算公式如下，Ileak为泄漏电流：Pleak=VDD*Ileak（第一个I是大写的i）
22.关于建立setup和保持hold时间的表述哪些是正确？
A:解决setup time violation的方法之一是适当降低时钟频率
B:解决hold time violation的方法之一是适当降低时钟频率
C:setup time 不受系统时钟频率影响
D:setup time 是指有效的时钟沿来临之后的数据需要保持的时间
解析：AC ; B：holdup时间与时钟频率无关与时钟抖动和组合逻辑延时有关 D: setup time 是指有效的时钟沿来临之前的数据需要保持的时间
23.中断是处理器能完成并行性，实时操作的一种重要手段，请选出如下有关中断的正确描述？
A:以上表述都不对
B:中断的响应过程中，保护程序计数器的作用是cpu能找到中断处理程序的入口地址
C:cpu在响应中断期间，原来的程序依然可以执行
D:中断响应中，断点保护，现场保护由用户编程完成。
解析：选A； B错在是cpu能找到出口地址，而非入口地址，为了是CPU在执行完中断服务程序时能回到被中断程序的断点处。 C:错在：原程序是中止的，不能运行。 D:现场保护由系统自动完成
24.以下关于FPGA和ASIC描述正确的是：
A:FPGA开发周期相对短
B:相同工艺下，ASIC能跑更快的时钟
C:FPGA更注重面积的要求。
D:ASIC批量生产时成本相对低
解析：ABD
25：对于90nm制程芯片，合法的电压，环境温度范围内，以下哪种情况内部信号速度最快：
A:温度低，电压低
B:温度低，电压高 （CPU 液氮 加压 可以实现超频）
C:温度高，电压低
D:温度高，电压高
解析：B
