2021年8月30日

FPGA/IC笔试——紫光展锐

摘要: 一、单选题(共26题,每题2分,共52分) 1.[单选题]Verilog语言与C语言的区别,不正确的描述是( C ) A.Verilog语言可实现并行计算,C语言只是串行计算; B.Verilog语言可以描述电路结构,C语言仅仅描述算法; C.Verilog语言源于C语言,包括它的逻辑和延迟; D. 阅读全文

posted @ 2021-08-30 22:34 一曲挽歌 阅读(10752) 评论(0) 推荐(2) 编辑

2021年8月24日

FPGA/IC笔试——华为(2)

摘要: 涉及数字IC功耗、验证、测试、时序、数电相关问题。 一、单选题 1.下列功耗措施哪个可以降低峰值功耗(B) A. Power Gating B. 大幅度提高HVT比例 C. 静态模块级Clock Gating D. Memory Shut Down 解析:首先峰值功耗是属于动态功耗中的短路功耗,即N 阅读全文

posted @ 2021-08-24 16:14 一曲挽歌 阅读(7569) 评论(2) 推荐(3) 编辑

2021年8月23日

FPGA基础——时序相关概念

摘要: 一、影响亚稳态产生的因素: (1)对于时钟和数据信号,分析setup建立时间和hold保持时间 setup建立时间:在有效的时钟沿来临前,数据需要保持稳定的最短时间,简写为Tsu; hold保持时间:在有效的时钟沿来临后,数据需要保持稳定的最短时间,简写为 Th; (2)对于时钟和异步复位信号,分析 阅读全文

posted @ 2021-08-23 17:24 一曲挽歌 阅读(1986) 评论(1) 推荐(0) 编辑

2021年8月19日

FPGA基础——锁存器latch

摘要: 一、是什么 锁存器是一种在异步时序电路系统中,对输入信号电平敏感的单元,用来存储信息。一个锁存器可以存储1bit的信息,通常,锁存器会多个一起出现,如4位锁存器,8位锁存器。 锁存器在数据未锁存时,输出端的信号随输入信号变化,就像信号通过一个缓冲器,一旦锁存信号有效,则数据被锁存,输入信号不起作用。 阅读全文

posted @ 2021-08-19 10:29 一曲挽歌 阅读(1943) 评论(0) 推荐(0) 编辑

2021年8月4日

FPGA基础——矩阵键盘(FSM)

摘要: 题目:请实现对4x4矩阵式键盘的按键识别,假设每次都是单按键输入,需要有去抖功能(持续20ms以上被认为是有效键值),模块时钟频率为1kHz,要求用状态机实现,定义状态,画出状态转移图,并用verilog完整描述该识别模块。矩阵式键盘电路结构参见下图,其中列线1-4由识别模块控制输出,行线5-8为识 阅读全文

posted @ 2021-08-04 10:58 一曲挽歌 阅读(1728) 评论(0) 推荐(1) 编辑

2021年7月28日

FPGA/IC笔试——华为

摘要: 1. 在Verlog HDL中对于initial语句,说法错误的是() A. 在仿真过程中只执行一次 B. 可用于给实际电路赋初值 C. 在模拟的0 时刻开始执行 D. 多个 initial 块并行执行 答案:B 解析: initial用于TestBench仿真赋值,无法用于实际电路赋值。 多个in 阅读全文

posted @ 2021-07-28 21:08 一曲挽歌 阅读(4950) 评论(0) 推荐(0) 编辑

2021年7月27日

FPGA基础——时序分析之关键路径

摘要: FPGA时序分析之关键路径(Critical Path) 关键路径通常是指同步逻辑电路中,组合逻辑时延最大的路径(这里我认为还需要加上布线的延迟),也就是说关键路径是对设计性能起决定性影响的时序路径。 对关键路径进行时序优化,可以直接提高设计性能。对同步逻辑来说,常用的时序优化方法包括Pipelin 阅读全文

posted @ 2021-07-27 11:34 一曲挽歌 阅读(3350) 评论(0) 推荐(0) 编辑

2021年7月15日

SV——面向对象编程基础

摘要: 1、OOP术语 a.类(class):包含变量和子程序(函数或者任务)的基本构建块。Verilog中与之对应的是模块(module)。 b.对象(object):类的一个实例。在Verilog中,你需要实例化一个模块才能使用它。 c.句柄(handle):指向对象的指针。在Verilog中,你通过实 阅读全文

posted @ 2021-07-15 16:30 一曲挽歌 阅读(1249) 评论(0) 推荐(0) 编辑

2021年7月14日

SV——连接设计和测试平台

摘要: 验证一个设计需要经过几个步骤:生成输入激励,捕获输出相应,决定对错和衡量进度。要完成这个设计,首先第一步就是如何将DUT(Design Under Test)连接到测试平台。 1.将测试平台和设计分开 测试平台的代码独立于设计的代码,设计者需要编写满足规范的代码,而验证工程师需要创建使得设计不满足设 阅读全文

posted @ 2021-07-14 22:25 一曲挽歌 阅读(940) 评论(0) 推荐(0) 编辑

SV——过程语句和子程序

摘要: 1.过程语句 SystemVerilog从C和C++中引用了很多操作符和语句。下面就来简单介绍几点。 for循环,在for循环中定义循环变量,它的作用范围仅限于循环内部,从而有助于避免一些代码漏洞。for (int i=0;i<10;i++) 自动递增符/自动递减符,++/--,既可作前缀,也可作后 阅读全文

posted @ 2021-07-14 17:08 一曲挽歌 阅读(961) 评论(0) 推荐(0) 编辑

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