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yinhuachen
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关于verilog a = '0 这种赋值方式的一个坑
写了个这样的代码:a[0] = 1'b1; a[5:1] = '0;
结果发现整个 a 信号都会被赋值为0,以后要注意点
posted @
2023-03-20 11:13
yinhuachen
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