这里记录一下我个人对AXI4主从模块的理解(这些理解主要来自阅读 Xilinx AXI_FULL_M_module 源码)
先只考虑读请求:
以取指模块和内存模块为例,取指模块是发出请求的模块,因此为 Master,属于AXI4MasterModule;内存模块是响应请求的模块,因此为 Slave,属于AXI4SlaveModule
相关的通道有两个:
1. Read Address Channel
2. Read Data Channel
主模块中,读地址通道中的核心信号包括:
读地址(主模块 -> 从模块)
读地址有效(主模块 -> 从模块)
读地址准备(从模块 -> 主模块)
它们的工作模式如下:
======================= 1. 读地址有效(主模块 -> 从模块):========================
每一个时钟上升沿,做一次下面的判断
情况1:当全局重置信号有效时,arvalid <= 0 --------------- 很好理解,不需要解释
情况2:如果当前 arvalid寄存器为无效,且 “start_single_burst_read” 信号为有效,则置 arvalid <= 1 ----------------------- 即,在当前时钟上升沿过后,arvalid = 1,相当于告诉从模块这个周期的读地址信号是有效的,要从模块(内存模块)返回存放在这个周期的读地址的数据
情况3:如果相连的从模块的 ARREADY(读地址准备)信号为高,且当前 arvalid 寄存器为有效(),则置 arvalid <= 0 (原因) ---------- 如果从模块的 ARREADY 信号为高,说明已经随时准备好接收读地址请求。那么,可以抱有信心,(当前周期 arvalid 有效)当前周期的 araddr 会在这个时钟上升沿之后被 从模块 顺利接收,所以 arvalid 可以在这个时钟上升沿之后置为0
情况4:其它时候,arvalid 保持不变 ----------------- 当 arvalid 无效时,如果没有收到 “要开始下一次读了(start_single_burst_read)”,也应该保持;当 arvalid 为有效时,如果没有收到“读数据发送完毕”的信息,应该保持
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(从0手撕不会去管 INIT_AXI_TXN 信号)
------------------------------- 补充 -----------------------------------
mst_exec_state (主模块状态机): 四种: IDLE, INIT_WRITE, INIT_READ, INIT_COMPARE
IDLE(0): 1
INIT_WRITE(1): 1
INIT_READ(2): 1
INIT_COMPARE(3): 1
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======================= 0.3. “start_single_burst_read”:========================
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