Chisel如何关闭优化,保留变量名到生成的verilog文件中?
可以使用 dontTouch 和 -X mverilog
参考资料在这里:https://stackoverflow.com/questions/55401525/how-to-keep-all-variable-name-in-chisel-when-generate-verilog-code
可以使用 dontTouch 和 -X mverilog
参考资料在这里:https://stackoverflow.com/questions/55401525/how-to-keep-all-variable-name-in-chisel-when-generate-verilog-code