摘要：
synopsys DFTMAX——Adaptive Scan 将原始的scan chain分割为更短的scan chain。较短的链条加载时间更少，并且更少的数据加载到测试仪上 1、DFTMAX &Test Mode 在典型的DFT MAX运行中，压缩和常规扫描模式是在扫描插入（insert_dft 阅读全文
摘要：
Hierarchical scan synthesis Hierarchical scan synthesis(HSS) 也称为bottom-up flow test model test model是给定块的测试体系结构的抽象（CTL写的） 1. write&read test model #Wr 阅读全文
摘要：
AT SPEED Test last_shift launch mode （低速测试） system_clock launch mode ( launch on capture) 1.at speed test structure and OCC Controller 2.OCC Controlle 阅读全文
摘要：
Clock Gating Cell Connection set_dft_configuration -connect_clock_gating enable 默认enable set_clock_gating_style -control_signal test_model | scan_enab 阅读全文
摘要：
set_scan_configuration 此命令用于指定扫描属性，例如： 扫描方式、扫描链数或扫描链长度、处理多个时钟、lock-up、扫描链中省略的寄存器。 set_scan_configuration -style multiplexed_flip_flop I lssd l clocked 阅读全文
摘要：
UDTP(user defined test point) 指示DFTC在设计中用户指定的位置插入控制点和观察点 1.为什么要使用UDTP？ 修复无法控制的clock和/或asynch pins； 增加设计的测试覆盖率； 减少pattern数量 2.UDTP的类型 ①Force force_0、fo 阅读全文
摘要：
一、Scan Chain基础 二、基础Scan Insertion流程 三、Tester Timing 四、DFT Rules, DRC and AutoFix 五、UDTP 六、Scan Architecture 七、Clock Gating Cell Connection 八、ATSPEED T 阅读全文
摘要：
三、Tester Timing 推荐： set test_default period 100set test_default_delay 0set test_default bidir_delay 0set test_default_strobe 40 set_dft_signal -view e 阅读全文
摘要：
paralel force值进触发器 force_scan_chain SI -> shilt clock 翻转一次-> 再release_scan_chain。 仿真速度快，用于debug定位仿真故障。不能覆盖scan shfit过程中间的问题。 serial 真正ATE设备使用serial，pi 阅读全文
摘要：
1、测试的目的 筛选出有错误的芯片。 2、测试的类型 功能测试——验证电路的功能。 制造测试——验证设计有没有制造缺陷 制造试验类型： 扫描测试、扫描压缩测试、BIST(Memory test、Logic test) 3、什么是scan test 使内部电路可控、可观测。 4、制造缺陷 短路、断路、 阅读全文