通信设计资源整理

不负责任地推荐学习资源

常用工具
收藏别人的收藏夹
在线IDE，在线学习站点
软件介绍
代码转换
编程语言或者HDL介绍
书籍
视频
笔试面试经典问题
其他
软件下载？
FPGA加速卷积神经网络

常用工具

http://outputlogic.com/?page_id=321 CRC的verilog/VHDL代码生成
http://outputlogic.com/?page_id=205 扰码器的verilog/VHDL代码生成

收藏别人的收藏夹

http://www.icfgblog.com/index.php/start-page.html IC的帆哥，个人网站
https://reborn.blog.csdn.net/article/details/100881659 李锐博恩的“IC/FPGA 设计资源整理推荐”
https://www.cnblogs.com/xianyufpga/p/14190165.html 相当全的书籍，软件等等
https://www.cnblogs.com/mc2-xiangliangzi/p/12950547.html FPGA开发安装软件套餐
https://mp.weixin.qq.com/s/cvFKTyBrA8NvaR87EfVXAQ 数字IC从入门到放弃

在线IDE，在线学习站点

EDAplayground
HDLBits,刷题娱乐
asic-world 有很多写好的代码，难度一般，适合训练使用。
fpga4fun 该网站是Jean P. Nicolle的个人分享网站，上面有一些非常有意思的设计和一些开源IP设计。. 相对于OpenCore，该网站图文并茂，讲解的非常详细，非常适合FPGA新手

软件介绍

ModelSim是工业界最优秀的语言仿真器，它提供最友好的调试环境，是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。它支持PC和UNIX、LINUX平台，是单一内核支持VHDL和Verilog混合仿真的仿真器。它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真，编译仿真速度业界最快，编译的代码与平台无关，便于保护IP核，具有个性化的图形界面和用户接口，为用户加快调试提供强有力的手段。全面支持VHDL和Verilog语言的IEEE 标准，以及IEEE VITAL 1076.4－95 标准，支持C语言功能调用, C的模型，基于SWIFT的SmartModel逻辑模型和硬件模型。
QuestaSim是第一个基于标准的单核验证引擎，集成了一个HDL模拟器，一个约束求解器，一个判断引擎，功能覆盖，以及一个通用的用户界面。questasim作为modelsim的高级版，用着速度还是比modelsim爽很多，基本上所有操作指令都是和modelsim兼容的。
A家的quartus Altera Quartus II 作为一种可编程逻辑的设计环境
ViVado HLS HLS(High Level Synthesis)：一款高层次综合工具。能够将 C/C++ 或者 system C 等高级语言转化为 RTL (底层硬件描述语言)电路，降低开发时间。提供了常见的库（例如图像处理相关的 OpenCv 库和其它的数学库）。可以创建IP并通过例化或者使用 BlockDesign 的方式应用到项目中
X家的vivado
X家的ISE Xilinx ISE是Xilinx公司提供的一套完整的FPGA/CPLD软件工具集？
Vivado中的ChipScope pro 这种方式是在芯片内部调用逻辑和BRAM抓取特定信号并保存下来，通过JTAG和电脑实时通信，将捕捉到的信号在Vivado中显示。
Altera的叫做SignalTap，类似于Xilinux Vivado中的ChipScope
Debussy 是 NOVAS Software, Inc（思源科技）开发的 HDL Debug & Analysistool，这个软件主要不是用来跑模拟或看波形，它最强大的功能是能够在 HDLsource code、schematic diagram、waveform、state bubble diagram 之间，即时做 trace，协助 FPGA 工程师 debug。
Verdi 自动化调试系统是 Verdi SoC 调试平台的核心，可为所有设计和验证流程提供全面的调试功能。
Synopsys 家的VCS工具,VCS是编译型verilog仿真器

下面的好像偏模拟电路,或者画版图之类的,或者设计亚克力外壳之类的

芯片设计踩坑记录之软件，Cadence,virtuoso,ADE,calibre都是啥
Cadence软件公司是从事EDA的软件公司
Cadence virtuoso，芯片设计画版图仿真
ADE是analog design environment的缩写，是virtuoso的一个对电路schematic的仿真工具
calibre是能进行DRC,LVS和寄生参数提取的软件，这个针对的是版图layout。
ug nx3d 三维制图软件
proteus仿真
multisim仿真
Code Composer Studio 是一种集成开发环境 (IDE)，支持所有 MSP 微控制器器件。

Vivado和ISE区别：
感觉就是Vivado比ISE高级一点
推出Vivado是为了提高设计者的效率，他能显著增加Xilinx的28nm工艺的可编程逻辑期间的设计、综合于实现效率。即随着FPGA进入28nm时代，ISE工具有些“不合时宜”了，硬件提升了，软件也需要提升。

代码转换

学习xilinx的HLS，大概的思路就是用C/C++先编写算法，然后转译为Verilog语言

代码生成的MATLAB工具箱：
MATLAB Coder
Embedded Coder
HDL Coder HDL Coder 从 MATLAB® 函数、Simulink® 模型和 Stateflow® 图表生成可移植、可合成的 Verilog® 和 VHDL® 代码
HDL Verifier
Filter Design HDL Coder
Fixed-Point Designer
GPU Coder

顺带一提，有这么个知乎问题： HDL coder是否能取代verilog民工的工作呢？
有个回答提到重要的是设计，
数字电路设计，重要的是思想，系统、架构、原理、时序，而不是代码，只会写verilog代码

编程语言或者HDL介绍

verilog
system verilog ,主要就是用来验证 SystemVerilog是一种硬件描述和验证语言（HDVL），它基于IEEE1364-2001 Verilog硬件描述语言（HDL），并对其进行了扩展，包括扩充了C语言数据类型、结构、压缩和非压缩数组、接口、断言等等，这些都使得SystemVerilog在一个更高的抽象层次上提高了设计建模的能力。
SystemC的命名已经表明了它的用途，它是一种系统建模语言,是基于C++开发的library
VHDL 比较老的一种HDL，和Verilog覆盖率差不多
Chisel是UC Berkeley开发的一门“硬件构建语言”，Chisel由于基于Scala，所以具有Scala的一些特性，代码非常简单。采用Chisel编写的代码，会被编译为verilog文件，还有C++文件，其中后者可以直接进行模拟。
SpinalHDL和Chisel师承一脉，都是基于Scala来进行电路描述。
csh -- C Shell, a shell (command interpreter) with C shell家族的一种，shell编程都是相通的

PYNQ 就是python+ZYNQ的意思，简单来说就是使用python在Xilinx 的ZYNQ平台上进行开发。是Xilinx开发的一个新的开源框架，使嵌入式编程人员能够在无需设计可编程逻辑电路的情况下即可充分发挥 Xilinx Zynq All Programmable SoC（APSoC）的功能。