sdram之CAS

由于sdram_clk时钟相对控制器时钟clk需要有个延迟约为+2ns，这样在sdram写时序的时候就可以满足中央对齐，即数据可以在sdram_clk到来时保持稳定。但在读时序时，数据的输出时相对sdram_clk时钟沿的，因此系统时钟沿到来时读出数据还未到来，所以在读数据时序时，系统时钟相对sdram_clk时钟需要有一个时钟的延迟，即CAS潜伏期需要设置比芯片要求的多一个时钟。