2015年11月23日

Verilog中变量位宽注意
摘要： Verilog中，变量定义方式可以为：reg[位宽-1:0] 数据名；reg[位宽:1] 数据名。其他变量也类似。以reg变量cnt为例，当cnt位宽为4时，可定义为reg[3:0] cnt，或者定义为reg[4:1] cnt当cnt赋值为3时，reg[3:0] cnt；cnt=3 等效为 cnt[... 阅读全文
posted @ 2015-11-23 11:50 yang_jun1219 阅读(16019) 评论(0) 推荐(1) 编辑

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