摘要：
Verilog HDL常用建模方式——《Verilog与数字ASIC设计基础》读书笔记(四) Verilog HDL的基本功能之一是描述可综合的硬件逻辑电路。所谓综合(Synthesis)是指将Verilog HDL程序、原理图等设计输入翻译成由与门(and)、或门(or)、非门(not)等基本逻辑 阅读全文
摘要：
1、新建工程项目，填写项目存储路径和工程名，不要出现中文路径 2、添加已存在文件（可选），在【File name】下选择已经存在的工程项目，利用【Add】或【Add all】命令添加文件到新工程，点击【Next】 3、选择芯片类型，这里我选择ALtera公司的CycloneⅡ系列，208管脚，并在【 阅读全文