2024年11月7日
verilog仿真卡死 内部loop查找
摘要： 参考链接 问题 进行仿真时，仿真卡死，可能是内部信号loop带来的问题。 debug方法 这种情况下是没有波形的，debug起来比较麻烦。但是vcs提供了相应选项，在vcs编译时添加+vcs+loopreport+10000。 仿真时在卡住处会跳出并给出log告知哪里信号卡住。根据相应信号进行deb 阅读全文
posted @ 2024-11-07 18:00 心比天高xzh 阅读(37) 评论(0) 推荐(0) 编辑