2024年10月21日
verilog testbench编写
摘要： trick1 仿真时发现某些信号没有打一拍 解决方式（原理未知） testbench中对没打拍的信号赋值时使用<= testbench中时钟信号，复位信号，配置信号等对时钟沿都不太敏感，使用=都没有问题。 出现问题是发包信号，出现问题的时候是发生在@()begin end块中，不知道跟这个有没有关系 阅读全文
posted @ 2024-10-21 16:58 心比天高xzh 阅读(12) 评论(0) 推荐(0) 编辑