摘要：
1LVDS概述 LVDS（LowVoltageDifferentialSignaling）是一种小振幅差分信号技术，它使用非常低的幅度信号（100Mv~450mV）通过一对平行的PCB走线或平衡电缆传输数据。在两条平行的差分信号线上流经的电流及电压振幅相反，噪声信号同时耦合到两条线上，而接受端只关心两信号的差值，于是噪声被抵消。由于两条信号线周围的电磁场也相互抵消，故差分信号传输比单线信号传输电磁辐射小得多。此外，该传输标准采用电流模式驱动输出，不会产生振铃和信号切换所带来的尖峰信号，具有良好的EMI特性。由于LVDS差分信号技术降低了对噪声的关注，所以可以采用较低的信号电压幅度。这个特性非常 阅读全文
摘要：
为了满足同步时序设计的要求，一般在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。FPGA全局时钟资源一般使用全铜层工艺实现，并设计了专用时钟缓冲与驱动结构，从而使全局时钟到达芯片内部的所有可配置单元(CLB)、I/O单元(IOB)和选择性块RAM(BlockSelectRAM)的时延和抖动都为最小。为了适应复杂设计的需要，Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加，最新的VirtexII器件最多可以提供16个全局时钟输入端口和8个数字时钟管理模块(DCM)。 与全局时钟资源相关的原语常用的与全局时钟资源相关的Xilinx器. 阅读全文
摘要：
触发器：flipflop锁存器：latch寄存器：register锁存器是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时输出才会随着数据输入发生变化。 触发器是边沿敏感的存储单元，数据存储的动作有某一信号的上升或者下降沿进行同步的。 寄存器用来存放数据的一些小型存储区域，用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路，但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的，因为一个锁存器或触发器能存储1位二进制数，所以由N个锁存器或触发器可以构成N位寄存器。触发器是在时钟的沿进行数据的锁存的，而 阅读全文
摘要：
Case语句时并发语句，需要采用并行逻辑来实现，不存在逻辑的优先级别。If……else语句时多级嵌套语句，通常采用逻辑的串联来实现，该结构具有优先级别问题。这两种结构分别如下图所示：Always@(aorborcordors[1:0])BeginCase(s)2’b00:out=a;2’b01:out=b;2’b10:out=c;2’b11:out=d;Default:out=a;endAlways@(aorborcordors[1:0])BeginIf(s==2’b00)Out=a;Elseif(s==2’b01)Out=b;Elseif(s=2’b10)Out=c;Elseif(s==2. 阅读全文