人生就是学习与应对

摘要： vga显示器成像原理 常见的vga成像接口显示器一般是基于CRT（阴极射线管）实现，阴极射线枪将电子束打在涂有荧光粉的荧光屏上，产生RGB三原色，合成一个彩色像素，显示采用逐行扫描的方式，扫描从屏幕左上方开始，从左向右，从上到下 每行扫描结束后，使用行同步信号进行行同步，让电子枪都会回到下一行最左侧 阅读全文

摘要： 基本概念 DDS（Direct Digital Synthesizer），即数字合成器，是一种把一系列数字信号通过D/A转换器转化成模拟信号的数字合成技术 DDS的实现有两种方式：查表法和计算法，下面将主要介绍DDS查表法的FPGA实现 查表法：预先在ROM中存放不同相位对应的幅度序列，通过相位累加 阅读全文

摘要： 前言 在开发板上的按键具有以下特点：当未按下时输出为高电平，当按键按下时输出则变为低电平，具体原理可从如下原理图看出： 而实际的按键结构中存在一个反作用弹簧片，因此当按下或松开时会产生额外的物理抖动，从而产生电平抖动 因此，按键的理想波形与实际波形如下： 上图中抖动次数和抖动周期是随机的，一般持续时 阅读全文

摘要： 二者定义 在夏语闻老师《verilog数字系统设计教程》中对二者给出如下定义： 非阻塞赋值（b<=a）：所赋的变量值不能立刻为下面语句所用，块结束才能完成赋值操作，且所赋变量值是上一次赋值得到的 阻塞赋值（b=a）：赋值语句执行完后块才能结束，b的值在赋值语句执行完后立刻改变 一般在时序逻辑中使用非 阅读全文

摘要： 前言 在之前用到的仿真工具只有vivado与modelsim，vivado的笨重不用多说，可能你搭建一个工程的时间比你看波形的时间还要长，modelsim倒是稍微轻一些，但步骤也较为繁琐，虽然我在之前也意外收获了modelsim的仿真脚本模板且屡试不爽，但还是觉得稍微有些麻烦，正好之前在学习tiny 阅读全文

摘要： 一、环境约束 此外，还有电路内互连线的延时也没有考虑在内 四个环境约束： 1.输出负载 如果电路的输出负载过大，将会加大电路的transition time，从而影响电路时序 此外，若dc默认输出负载为0，即相当于不接负载，这样综合出来的电路时序显然过于乐观，不能反映实际工作情况 可以设置一个精确的 阅读全文

摘要： 一、前言 dc综合是一个不断迭代的过程，如果设计的RTL代码不满足时序约束的需求，则需要重新进行修改，然后再去综合，一直迭代到时序满足需求。 二、面积约束 面积约束指令：set_max_area 100 面积约束的定义有三种，一种指的是两输入与非门的个数，一种是晶体管的个数，第三种是平方微米（实际面 阅读全文

摘要： 一、概述 定义：综合是将行为描述的电路、RTL级电路转化为门级的过程 目的：决定电路的门级结构，寻求功耗、时序和面积的平衡，增强电路的测试性 工具;Design Compiler 二、具体过程 转译：DC将Verilog代码描述转化为DC自己内部的一个数据库，该数据库与工艺库是独立无关的 优化：DC 阅读全文

摘要： 进入官网：MinGW-w64 - for 32 and 64 bit Windows download | SourceForge.net 点击Files，找到如下所示的这个版本 双击即可下载，下载完成后解压在c盘 将路径“C:\mingw64\bin”设置为环境变量（选中PATH，点击编译——新建 阅读全文

摘要： 一、有限同步状态机 状态机的本质是对具有逻辑顺序或时序规律的事件的一种描述方法 有限状态机是由寄存器和组合电路构成的时序电路，各个状态的转移是在时钟的触发下进行的，状态信息存储在寄存器中，因为状态个数有限所以称为有限同步状态机。 其中：存储电路用来生成状态机的状态；组合逻辑电路用来提供输出以及状态机 阅读全文