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串口介绍 在串口通信中先传送低位 在UART中发送端和接收端的时钟频率是相同的（提前约定好），相位是不同的 时钟速度不快的前提，UART最高速度达2Mbps 若时钟速度过快，读到数据亚稳态的概率就比较大，容易出错 协议讲解 UART串口可以传任意比特的数据：常规8bit 架构设计 时钟分频：50_0 阅读全文
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常用电平标准介绍 在上节课例程中输出一个差分信号 在原语中找到OBUFDS（控制差分信号输出的原语） 硬核，在硬件电路上将器件做好的 打开综合设计，可以看到只有一个o_led_p，因为他自动识别到是一个差分信号； 为其分配LVDS2.5的电平 电平标准总览 LVDS供电事项 阅读全文
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内容 工程 设计框架 采用top-down设计思路 代码设计 采用down-top设计思路 在ip catalog中搜索“clk” 注：由于zynq7020上面的pll输出范围不包括5，因此设置为10 生成ip时线程越多速度越快 生成好后在这里可以找到对应的例化模板 选择I/O： 上板验证： 实际效 阅读全文
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Proteus仿真计数器 工程搭建 计数器从0计数到15，当计数到10时触发led灯 代码： 点击查看代码 `timescale 1ns / 1ps /////////////////////////////////////////////////////////////////////////// 阅读全文
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工程搭建 器件选型 AC820芯片型号： xc7z020clg484-2 代码分析 设置顶层 右键文件名，点击set as top，在仿真时需要将tb文件设置为顶层 仿真波形 上板 我没有买那个EDA扩展板，没上板，后面有不需要扩展板的项目再上吧 阅读全文
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开发平台 FPGA平台：Xilinx、INTEL（ALTERA）、安路、复旦微（军品） Xilinx板子等级分为s7、a7、k7、v7（等级递增） 评估资源50k，需要50/0.6=84k片子（留出40%裕量） 器件选型： 1.评估资源 2.选择合适logic cell量的片子 XC7A35T：35 阅读全文
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语法介绍 可综合与不可综合 可综合的verilog语法：语法可以综合成实际的电路 组合逻辑：由一堆逻辑单元实现 时序逻辑：由寄存器（D触发器）实现，如always@ （posedge i_clk） b<=a;只有在时钟上升沿才会把值输出出去，否则就一直存着 不可综合的verilog语法：语法不可综合 阅读全文
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前言 暑假趁着打折买的7020，一直到现在（2024年11月20日12:56:06）才打开，然后今天心血来潮准备那驱动啥的都捯饬一下，顺便这几天再看一看有些操作，免得后面用的时候才临时去弄 介绍一下zynq吧 2013 年，Xilinx 全球首发集成高性能双核ARM Cortex-A9 硬核 CPU 阅读全文
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课程介绍 1-24节为基础，之后为进阶的课程 “FPGA中没有真正做算法的，一般都是别人将算法研发出来讲给你，你用FPGA去实现出来” 什么是FPGA？FPGA有哪些优势？ 后三者的电路是已经做好了的，要用的时候需要去学习有哪电路以及如何调用，而FPGA需要你自己去设计电路来实现功能 FPGA直接将 阅读全文
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USB协议讲解（大范围讲解） USB，英文全称 Universal Serial Bus（通用串行总线），是一种支持热插拔的高速串行传输总线（目前已发展至3.0） USB体系包括主机、设备以及物理连接三部分，其中： 主机是一个提供USB接口以及接口管理能力的硬件、软件及固件复合体，可以使PC，也可以 阅读全文