摘要：
二者定义 在夏语闻老师《verilog数字系统设计教程》中对二者给出如下定义： 非阻塞赋值（b<=a）：所赋的变量值不能立刻为下面语句所用，块结束才能完成赋值操作，且所赋变量值是上一次赋值得到的 阻塞赋值（b=a）：赋值语句执行完后块才能结束，b的值在赋值语句执行完后立刻改变 一般在时序逻辑中使用非 阅读全文
摘要：
前言 在之前用到的仿真工具只有vivado与modelsim，vivado的笨重不用多说，可能你搭建一个工程的时间比你看波形的时间还要长，modelsim倒是稍微轻一些，但步骤也较为繁琐，虽然我在之前也意外收获了modelsim的仿真脚本模板且屡试不爽，但还是觉得稍微有些麻烦，正好之前在学习tiny 阅读全文