2024年6月2日
（2）高质量Verilog HDL描述方法
摘要： 一、Verilog HDL概述 Verilog HDL的功能之一是描述可综合的硬件电路，与c相比，HDL语言具有以下特点： 互连：wire型变量描述各个模块的端口与网线的连接关系 并发：有效描述并行的硬件系统 时间：定义了绝对和相对的时间余量，可综合操作符具有物理延迟 通常不可综合的关键字用于书写t 阅读全文
posted @ 2024-06-02 17:11 xuxuxu69 阅读(45) 评论(0) 推荐(0) 编辑