合集-1_芯动力硬件加速设计方法笔记
摘要:一、芯片设计制造的五个环节 晶圆厂foundry:从事半导体晶圆生产,接受其他设计公司的委托制造芯片,代表公司:TSMC、UMC、SMIC 设计公司fabless:fabrication+less,没有制造业务专注于设计的公司,代表有博通、高通、英伟达、华为海思 EDA软件公司:自动化软件生产厂商,
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摘要:一、Verilog HDL概述 Verilog HDL的功能之一是描述可综合的硬件电路,与c相比,HDL语言具有以下特点: 互连:wire型变量描述各个模块的端口与网线的连接关系 并发:有效描述并行的硬件系统 时间:定义了绝对和相对的时间余量,可综合操作符具有物理延迟 通常不可综合的关键字用于书写t
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摘要:一、同步电路 优点:EDA工具能够保证电路的时序收敛,有效避免了电路设计中的竞争冒险现象;触发器只在始终边沿取值,很大程度上减小了电路受毛刺和噪声的影响 缺点:触发器距离时钟源点的不同,产生了时钟偏斜 二、全局异步设计 异步电路指设计中存在两个及以上的时钟,且时钟是同频不同相或不同频率的关系 优点:
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摘要:一、引入 以上是多bit指示信号的传输 与指示信号不同,多bit数据流具有连续性,即背靠背传输,同时要求信号具有较快的传播速度 目前多bit数据流传输有两种,一种是借助SRAM,另一种是借助FIFO 二、FIFO 如果FIFO内数据写满则生成满信号,反压上游结点,上游停止写入新的数据,否则会冲洗掉已
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摘要:一、格雷码问题 三个问题: 如何在二次幂和非二次幂的深度下设计读写指针 什么情况下使用格雷码对指针进行编码 什么情况下不可以使用格雷码 二、亚稳态问题 三个问题: FIFO中的亚稳态问题是否能够真正消除 若无法消除,为什么FIFO还能正确运行 两排同步或多拍同步的差异 rptr为3时,同步到写时钟域
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摘要:一、复位电路 时序电路为双稳态电路,因此必须要有复位信号,而组合电路没有存储功能,因此不需要复位信号 电路中的复位有两种形式: 1.同步复位 敏感列表中只有时钟信号没有复位信号 2.异步复位 敏感列表中不仅有时钟而且有复位信号 为避免在释放时产生亚稳态问题,一般采用同步复位,异步释放的电路 二、同步
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摘要:一、有限同步状态机 状态机的本质是对具有逻辑顺序或时序规律的事件的一种描述方法 有限状态机是由寄存器和组合电路构成的时序电路,各个状态的转移是在时钟的触发下进行的,状态信息存储在寄存器中,因为状态个数有限所以称为有限同步状态机。 其中:存储电路用来生成状态机的状态;组合逻辑电路用来提供输出以及状态机
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摘要:一、概述 定义:综合是将行为描述的电路、RTL级电路转化为门级的过程 目的:决定电路的门级结构,寻求功耗、时序和面积的平衡,增强电路的测试性 工具;Design Compiler 二、具体过程 转译:DC将Verilog代码描述转化为DC自己内部的一个数据库,该数据库与工艺库是独立无关的 优化:DC
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摘要:一、前言 dc综合是一个不断迭代的过程,如果设计的RTL代码不满足时序约束的需求,则需要重新进行修改,然后再去综合,一直迭代到时序满足需求。 二、面积约束 面积约束指令:set_max_area 100 面积约束的定义有三种,一种指的是两输入与非门的个数,一种是晶体管的个数,第三种是平方微米(实际面
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摘要:一、环境约束 此外,还有电路内互连线的延时也没有考虑在内 四个环境约束: 1.输出负载 如果电路的输出负载过大,将会加大电路的transition time,从而影响电路时序 此外,若dc默认输出负载为0,即相当于不接负载,这样综合出来的电路时序显然过于乐观,不能反映实际工作情况 可以设置一个精确的
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