摘要： 【问题分类】：FPGA的主动加载Flash问题，device： 28nm 7series 【问题背景】：已知目前有2个不同的程序A和B，在FPGA进行主动加载过程中会根据不同场景分别加载不同的程序，（A程序和B程序不一样，功能独立） 【诉求】：1、FPGA能否控制程序A和程序B在同一片Flash的不 阅读全文

摘要： 对于7系列FPGA来说，计算器件启动时间按照以下公式： Config time = Bitstream size / (Config clk freq * Config interface width) - Bitstream size为实际文件的大小，如果开启了compression，按照压缩后的 阅读全文

摘要： 输入输出时钟频率，input 322.265625Mhz, output 312.5Mhz 对于使用MMCM与PLL的不同情况，虽然输入输出频率是一样的，但是，分/倍频系数是不同的，不能使用同一套参数(M/D/O)。 原因：VCO不一致。这个应该是vivado工具计算出来的输出时钟jitter最小的 阅读全文

摘要： 在HR bank/HD bank中，支持LVDS的bank使用VCCO 3.3v供电，仅仅需要对端给过来的信号，满足标准的LVDS差模电压/共模电压的标准即可。如下截图： 限制： 仅能作为input使用，无法作为output。 应用： 硬件上该bank VCCO接3.3V电压，实际vivado中IO 阅读全文

摘要： 测试现象：（单板A板载7A series，单板B板载7K series） 1. 单板A板载2个type C接口，通过线缆自环，GTP near-end loopback, OK. 2. 2块单板A，使用线缆通过type C接口互联，GTP far-end loopback, OK. 3. 单板B板载 阅读全文

摘要： Reconfiguration is performed through the DRP. The DRP provides access to the configuration bits that would normally only be initialized in the bitstre 阅读全文

摘要： If customer performs simple clock forwarding from clock source -> FPGA clock input -> FPGA clock output; what will be jitter specification of such clo 阅读全文