摘要：
最近在想，我究竟能从计组课程中学到什么。依葫芦画瓢地搭一个CPU不难，但稍微设想一下从无到有设计指令，构建数据通路控制器，再到优化为多周期、流水线，在权衡中各模块互相调节...整个过程复杂困难曲折到令人咋舌。（就比如流水线CPU的构想，要是我来设计，遇到数据冒险的问题后，估计直接放弃方案了） 搭建之 阅读全文
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课上 T1 在n位数中删除N个数使剩下的(n-N)位数最大 写得似乎过于谨慎而慢了，没出现寄存器打错的问题，一遍过了 T2 拆分数字 将输入整数N拆分为几个数相加的形式，按拆分项数降序排列，每项按数字大小升序排列（giao记不清了） 输入 5 输出 1+1+1+1+1 1+1+1+2 1+1+3 1 阅读全文
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很直接的dfs。递归+栈——不知道以后会不会生疏 进入一次dfs，相当于走一步，入栈；结束一次dfs，相当于这一步考虑结束，出栈 笑死，y1竟然是一个函数 突然发现写的有点槽，可以把dfs形式化为“走一格”，map的填充可以放在dfs的首尾，而不用在每个if里写一遍。有空再改一下。 题目描述 输入一 阅读全文
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递归 递归直接翻译自我们自己书写全排列时的思路。 \(A_{n}^{n}\) 即为从第1位起到第n位中，每一位均按升序将排列内容遍历。 \[ \begin{align*} A_{n}^{n} & = n \cdot A_{n-1}^{n-1} \\ & = n \cdot (n-1) A_{n-2} 阅读全文
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1..word使用 .word 0:63 并非划出了64个 4Byte 地址，而是63个，可从编译后Label窗口中查看 2.syscall读取字符 li $v0, 12 syscall 此时\n也会被读入，需考虑类似C中%c的处理手法。 输入时连续输入内容不加回车，或者每次读取调用两次syscal 阅读全文
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数据集来源：http://www.maths.lth.se/matematiklth/personal/calle/dataset/dataset.html Colmap与openMVG关于SfM稀疏重建对比 1.NikolaiI 图片数：98 重建方式：sequential Colmap GUI 阅读全文
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课上 再次体验大心脏 T1 奇偶校验 for循环数1的个数判断奇偶/异或缩减运算符判断奇偶，然后根据check的奇偶要求调整最高位 bug1 !注意优先级：位运算 低于 比较运算。 cnt & 1 == 0 //恒为0 (cnt & 1) == 0 //cnt偶数时为1 属于是灯下黑了，调试了半天人 阅读全文
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缘起于p1课下alu算数位移设计。查了好多资料，最后发现还是主要在翻译官方文档。浪费了超多时间啊，感觉还是没搞透，还是先以应用为导向放一放，且用且归纳 1.表达式位宽 expression bit length 身为硬件描述语言，Verilog表达式运算过程中必然要严肃考虑位宽问题 表达式的位宽由式 阅读全文
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属于是拾人牙慧 子电路外观 子电路逻辑 描述： Q端 Counter + MUX ： 实现初始化。初始时MUX选择init，待时钟第一个上升沿后，Counter（[Data Bit]:1bit，[Action on Overflow]:Stay at value）达到最大值，Carry出1将MUX选 阅读全文
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课上 过得十分狼狈。经鉴定孩子可能脑子拗 T1 投票决议 组内投票，赞成>反对，则通过；组长拥有一票否决权。 信号名 方向 描述 [1:0] s Input 2'b00 赞成2'b01 反对2'b10 弃权2'b11 一票否决 [1:0] t0[1:0] t1[1:0] t2 Input 2'b00 阅读全文