altera DDR2 IP核之仿真

在生成的IP核文件夹下，有一个testbench文件夹，里面包含了一个example测试激励和DDR2仿真模型。

如下

20 -rw-r--r-- 1 Administrator 197121 17128 9月   8 15:41 alt_ddr2_ip_example_top_tb.v
20 -rw-r--r-- 1 Administrator 197121 17128 9月   8 15:41 alt_ddr2_ip_example_top_tb.v.tmp
28 -rw-r--r-- 1 Administrator 197121 25217 9月   8 15:41 alt_ddr2_ip_full_mem_model.v
28 -rw-r--r-- 1 Administrator 197121 25539 9月   8 15:41 alt_ddr2_ip_mem_model.v

 在挑用modelsim仿真时，除了编译所有生成的verilog文件和vhdl文件，还需要编译如下几个altera的仿真库文件

$ ll
total 6100
-rw-r--r-- 1 Administrator 197121  243144 9月   8 15:16 220model.v
-rw-r--r-- 1 Administrator 197121 2335095 9月   8 15:16 altera_mf.v
-rw-r--r-- 1 Administrator 197121   36404 9月   8 15:16 altera_primitives.v
-rw-r--r-- 1 Administrator 197121  261025 9月   8 15:16 cycloneiii_atoms.v
-rw-r--r-- 1 Administrator 197121 3329040 9月   8 15:16 cycloneiv_hssi_atoms.v
-rw-r--r-- 1 Administrator 197121   31314 9月   8 15:16 sgate.v

如果modelsim已经编译了Quartus的仿真库，不需要编译上面的文件，直接加载相应的库即可。需要加载的库如下：

vsim    -l vsim.log -novopt +notimingcheck   
  -L altera_mf_ver   \
  -L  lpm_ver  \
  -L  sgate_ver \
  -L  cycloneiii_ver \
  -L  altera_ver \
  work.$tbench

vhdl文件的编译需要用vcom命令：vlog.f是verilog文件列表，vcom.f是VHDL文件列表。

vlog  -work work -sv -incr -93 -f vlog.f  
vcom  -work work -f vcom.f

仿真波形截图