07 2017 档案
摘要：转自：http://www.cnblogs.com/ninghechuan/p/6172237.html 1、notepad++与vivado关联 打开vivado软件，选择菜单栏“Tools——>Options…”，在弹出的对话框中，选择General选项卡，如图1所示。 拉动右边的滚动条到Tex
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摘要：前言 记录自己用到的模块，随时补充。 主要分类： 一、常用模块 1-FIFO FIFO分为两种，一是输入输出时钟相同（Common clock）的 fifo ;二是输入输出时钟不相同（Independent clocks） FIFO常用于：跨时钟域操作和数据位宽转换。例如：两个独立的时钟域，独立的数
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摘要：相位phei = 2*pi*f*d*sind(theta)，因此理论上来讲测向的算法都可以用来测频。 ESPRIT：Estimating signal parameters viarotational invariance techniques，中文为旋转因子不变法。 ESPRIT用于测频： ESP
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摘要：一、均匀圆阵(UCA, Uniform Circular Array)的MUSIC算法 假设一个半径为R的M元均匀圆阵的所有阵元均位于坐标系X-Y平面内，第k-1个阵元坐标为，第i个窄带信号波长为，来波方向为，如图1，则第k-1个阵元到圆心(即原点)的波程差为： 均匀圆阵 存在P个入射信号均匀圆阵的
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摘要：前言 Xilinx系列、ISE环境中，设计复杂工程时全局时钟系统的设计显得尤为重要。 一、时钟网络与全局缓冲 在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I
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摘要：前言 主要是PLL、DCM： PLL，即锁相环。是 FPGA 中的重要资源。由于一个复杂的 FPGA 系统往往需要多个不同频率，相位的时钟信号。所以，一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片能力的重要指标。FPGA 的设计中，时钟系统的 FPGA 高速的设计极其重要。 DCM（d
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摘要：Edit → language templates ： 打开即可查看基本语法。 一、xilinx中的约束文件 1、约束的分类 利用FPGA进行系统设计常用的约束主要分为3类。 （1）时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，知道综合和布局布线阶段的优化算法等。 （2）布局布
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