随笔分类 -  16-硬件

上一页 1 2
记录硬件相关的知识
基础002_V7-CLB
摘要：一、综述 参考ug474.pdf： 7系列中，一个CLB包含两个slice： 每个CLB的资源： CLB可配置的主要功能： 二、主要功能 二、主要功能 LUT是基本单元，例如选择器assign muxout = (sel) ? din_0: din_1; A-shift register 每个Sli 阅读全文
posted @ 2018-02-08 10:59 LeeLIn。 阅读(894) 评论(0) 推荐(0) 编辑
FIR调用DSP48E_05
摘要：作者：桂。 时间：2018-02-06 17:52:38 链接：http://www.cnblogs.com/xingshansi/p/8423457.html 前言 到目前为止，本文没有对滤波器实现进行梳理，FIR仿真验证的平台（基于FPGA实现）包括HLS、Systemgenerator，至于* 阅读全文
posted @ 2018-02-07 12:44 LeeLIn。 阅读(3569) 评论(0) 推荐(0) 编辑
FIR仿真module_04
摘要：作者：桂。 时间：2018-02-06 12:10:14 链接：http://www.cnblogs.com/xingshansi/p/8421001.html 前言 本文主要记录基本的FIR实现，以及相关的知识点。 一、基本型实现 首先从最基本的FIR入手： 对应module： 二、通用版FIR 阅读全文
posted @ 2018-02-06 17:18 LeeLIn。 阅读(823) 评论(0) 推荐(0) 编辑
FIR基本型仿真_03
摘要：作者：桂。 时间：2018-02-05 20:50:54 链接：http://www.cnblogs.com/xingshansi/p/8419452.html 一、仿真思路 设计低通滤波器（5阶，6个系数），滤波器特性： 借助低通滤波器对信号进行滤波： 二、VIVADO仿真 首先利用MATLAB生 阅读全文
posted @ 2018-02-05 21:12 LeeLIn。 阅读(904) 评论(0) 推荐(0) 编辑
FIR定点提高精度的trick_02
摘要：作者：桂。 时间：2018-02-05 19:36:08 链接：http://www.cnblogs.com/xingshansi/p/8419182.html 一、概述 本文简要记录FIR的小trick，主要参考: Shen, Zhi. “Improving FIR Filter Coeffici 阅读全文
posted @ 2018-02-05 20:44 LeeLIn。 阅读(677) 评论(0) 推荐(0) 编辑
FIR特性及仿真实现_01
摘要：作者：桂。 时间：2018-02-05 19:01:21 链接：http://www.cnblogs.com/xingshansi/p/8419007.html 前言 本文主要记录FIR（finite impulse response）的仿真实现。首先总结FIR的基本原理，其次进行仿真验证： FIR 阅读全文
posted @ 2018-02-05 19:31 LeeLIn。 阅读(1293) 评论(0) 推荐(0) 编辑
复数幅值近似估计
摘要：作者：桂。 时间：2018-01-27 19:52:57 链接：http://www.cnblogs.com/xingshansi/p/8367063.html 前言 本文摘自：《复数信号模值近似计算及硬件实现》 正文 硬件具体实现流程不再赘述。 阅读全文
posted @ 2018-01-27 19:57 LeeLIn。 阅读(1649) 评论(0) 推荐(0) 编辑
主时钟选择基本要点
摘要：以信道化体制举例，2000MHZ采样，且数据交叠50%，基本多相滤波思路，如40MHZ子信道宽度，抽取率50。由于50%交叠，等价于25抽取率，每个信道数据率40Mhz*2＝80MHZ。则若主时钟采用整数倍：80/160/320Mhz，例如选择160Mhz，则资源可实现1:2复用。 依据该思路，可确 阅读全文
posted @ 2017-11-24 20:45 LeeLIn。 阅读(505) 评论(0) 推荐(0) 编辑
AD提高动态的方法（附SNR计算）
摘要：作者：桂。 时间：2017-10-10 23:36:40 链接：http://www.cnblogs.com/xingshansi/p/7648475.html 前言 主要分析AD的基本特性，以及动态的计算方法。并总结量化位数确定的前提下，提高信号精度的一般性方法。 未完待续.... 一、SNR的计 阅读全文
posted @ 2017-10-10 23:38 LeeLIn。 阅读(1105) 评论(0) 推荐(0) 编辑
Testbench
摘要：作者：桂。 时间：2017-08-15 07:11:50 链接：http://www.cnblogs.com/xingshansi/p/7363048.html 前言 Testbench主要用于module的测试，这里仅记录一般的操作流程。 〇、verilog与C的区别 本段文字出处。 RTL级的v 阅读全文
posted @ 2017-08-15 07:41 LeeLIn。 阅读(2436) 评论(0) 推荐(0) 编辑
Cordic算法简介
摘要：作者：桂。 时间：2017-08-14 19:22:26 链接：http://www.cnblogs.com/xingshansi/p/7359940.html 前言 CORDIC算法常用来求解信号的幅度与相位，它的优势在于借助：移位寄存器+加法器/减法器便可以实现求解，而无需乘法器。大大简化了运算 阅读全文
posted @ 2017-08-14 21:16 LeeLIn。 阅读(8479) 评论(0) 推荐(1) 编辑
Chipscope使用
摘要：作者：桂。 时间：2017-08-07 06:47:31 链接：http://www.cnblogs.com/xingshansi/p/7297482.html 前言 Chipscope在FPGA调试中被用来观察内部信号，程序里加入Chipscope相当于有了数字示波器。 本文主要记录Chipsco 阅读全文
posted @ 2017-08-08 17:04 LeeLIn。 阅读(3748) 评论(0) 推荐(0) 编辑
总线及数据传输技术【待完善】
摘要：作者：桂。 时间：2017-08-05 14:41:36 链接：http://www.cnblogs.com/xingshansi/p/7290224.html 前言 最近的工作内容涉及硬件，三个高频词汇：总线、接口、协议，例如I2C、PCIe、RS-232C、RapidIO（SRIO）以及Auro 阅读全文
posted @ 2017-08-05 23:32 LeeLIn。 阅读(1873) 评论(1) 推荐(2) 编辑
常用IP核
摘要：前言 记录自己用到的模块，随时补充。 主要分类： 一、常用模块 1-FIFO FIFO分为两种，一是输入输出时钟相同（Common clock）的 fifo ;二是输入输出时钟不相同（Independent clocks） FIFO常用于：跨时钟域操作和数据位宽转换。例如：两个独立的时钟域，独立的数 阅读全文
posted @ 2017-07-15 23:32 LeeLIn。 阅读(1332) 评论(0) 推荐(1) 编辑
Xilinx全局时钟
摘要：前言 Xilinx系列、ISE环境中，设计复杂工程时全局时钟系统的设计显得尤为重要。 一、时钟网络与全局缓冲 在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。以全铜工艺实现的全局时钟网络，加上专用时钟缓冲与驱动结构，从而可使全局时钟到达芯片内部所有的逻辑可配置单元，且I 阅读全文
posted @ 2017-07-06 14:09 LeeLIn。 阅读(4049) 评论(0) 推荐(0) 编辑
时钟的相关概念
摘要：前言 主要是PLL、DCM： PLL，即锁相环。是 FPGA 中的重要资源。由于一个复杂的 FPGA 系统往往需要多个不同频率，相位的时钟信号。所以，一个 FPGA 芯片中 PLL 的数量是衡量 FPGA 芯片能力的重要指标。FPGA 的设计中，时钟系统的 FPGA 高速的设计极其重要。 DCM（d 阅读全文
posted @ 2017-07-06 10:07 LeeLIn。 阅读(1998) 评论(0) 推荐(0) 编辑
FPGA管脚约束
摘要：Edit → language templates ： 打开即可查看基本语法。 一、xilinx中的约束文件 1、约束的分类 利用FPGA进行系统设计常用的约束主要分为3类。 （1）时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，知道综合和布局布线阶段的优化算法等。 （2）布局布 阅读全文
posted @ 2017-07-01 12:47 LeeLIn。 阅读(5188) 评论(0) 推荐(2) 编辑
ISE在win8.1的安装问题
摘要：问题1：.lic无法打开 打开：C:\Xilinx\14.6\ISE_DS\ISE\lib\nt64 思路是这样： 将libPortability.dll重命名（加尾缀.orig,意思是original，就是保存原文件） 将libPortabilityNOSH.dll复制粘贴，并将该副本重命名为li 阅读全文
posted @ 2017-06-25 22:50 LeeLIn。 阅读(484) 评论(0) 推荐(0) 编辑
Verilog学习笔记
摘要：作者：桂。 时间：2017-06-24 11:07:40 链接：http://www.cnblogs.com/xingshansi/p/7039237.html 前言 Verilog是硬件描述语言，不算FPGA的核心部分，以前没有接触过，找了本书翻看一下（《Verilog数字系统设计教程第三版》）， 阅读全文
posted @ 2017-06-24 16:09 LeeLIn。 阅读(2145) 评论(0) 推荐(6) 编辑

上一页 1 2