摘要: ## 什么 是CDn? card detect, active low,用于指示当前SD卡是否插入,主机通过检测CD脚的状态来识别当前SD卡的状态。 CD可以连接到MIO或者EMIO的任意空闲管脚,通常可以连接到MIO 10 ## CD 管脚在ZYNQ的启动中起到什么作用? 根据Xilinx的说法, 阅读全文
posted @ 2023-06-14 07:46 Hello-FPGA 阅读(667) 评论(0) 推荐(0) 编辑
摘要: ## 背景 调试ZYNQ 裸机code, 调用 printf()后在UART端口无法看到打印信息输出,查看原理图后发现,板子用的UART 1作为默认串口调试接口,UART 0分配给了RS485使用,因此需要修改默认的STD 接口到UART 0,那么如何修改呢? ## 修改默认STD的UART 接口 阅读全文
posted @ 2023-06-13 17:19 Hello-FPGA 阅读(516) 评论(0) 推荐(0) 编辑
摘要: ## 什么是downlink数据 downlink指的是相机传输到host采集卡的高速链路,其中包含了如下类型的数据: 1、Stream Data 2、Trigger Ack, Trigger; 3、Ack (reply data); 4、Event, Heartbeat ![](https://i 阅读全文
posted @ 2023-06-12 23:02 Hello-FPGA 阅读(750) 评论(0) 推荐(1) 编辑
摘要: ## 什么是GTH GTH 是Xilinx UltraScale系列FPGA上高速收发器的一种类型,本质上和其它名称如GTP, GTX等只是器件类型不同、速率有差异;GTH 最低速率在500Mbps,最高在16Gbps ![](https://img2023.cnblogs.com/blog/274 阅读全文
posted @ 2023-06-11 22:01 Hello-FPGA 阅读(4075) 评论(1) 推荐(0) 编辑
摘要: CoaXPress CRC 在CXP协议中,CRC用在stream packet和control packet中,用于指示数据是否错误,如果是control packet, device发现CRC错误后应该给出CRC错误的回应。 下表是回应的packet格式,在高速数据链路downconnectio 阅读全文
posted @ 2023-05-23 09:59 Hello-FPGA 阅读(707) 评论(0) 推荐(1) 编辑
摘要: SUB-LVDS 与 LVDS介绍 电气规范 今天有同学问SUB-LVDS输出是否能接到LVDS输入上,以前没用过SUB-LVDS,一起学习一下。 Sub-LVDS is a differential low-voltage standard that is a subset of LVDS, an 阅读全文
posted @ 2023-05-11 10:55 Hello-FPGA 阅读(2302) 评论(0) 推荐(0) 编辑
摘要: 这是非常常用的一个场景,我们是看一下具体写法 C语言 filename 就可以作为fopen()的入参使用; #include <stdio.h> #include <stdlib.h> #include <time.h> int main() { time_t t = time(NULL); st 阅读全文
posted @ 2023-05-10 09:35 Hello-FPGA 阅读(206) 评论(0) 推荐(0) 编辑
摘要: BISS-C 8通道采集renishaw传感器及其CRC校验 背景 BISS-C 是常见的位置编码器传输协议,相对于传统的协议,支持更快的传输速度,电器接口为电压差分RS422或者485,抗干扰能力较强,在精密位置传输中应用广泛。 下述信息源自雷尼绍 典型的请求循环进程如下: 当空闲时,主接口使MA线保持高电平。光栅通过使SLO线保持高电平显示它已准备就绪。 阅读全文
posted @ 2023-04-12 17:50 Hello-FPGA 阅读(3459) 评论(8) 推荐(1) 编辑
摘要: AD7793简介 https://www.analog.com/media/en/technical-documentation/data-sheets/AD7792_7793.pdf 特点如下,有16bit和24bit 2个版本可选,使用4线制SPI接口: 控制ADC 现在要用xilinx FPG 阅读全文
posted @ 2023-02-07 16:50 Hello-FPGA 阅读(756) 评论(0) 推荐(0) 编辑
摘要: LTC2440 简介 我们使用4-wire SPI接口 按照时序图上的描述,SDO是在SCLK的下降沿更新数据,那么FPGA接收端就应该在上升沿采集数据。 实际测试发现SDO数据相对于SCLK延迟了60ns,导致采集数据错误 so, what happened? 检查原理图发现,ADC SPI与FP 阅读全文
posted @ 2023-01-28 17:13 Hello-FPGA 阅读(386) 评论(0) 推荐(0) 编辑
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