随笔分类 -  Verilog IP

分享经过仿真、FPGA测试的高质量IP,以及基于这些IP的解决方案
摘要:说明 关于背景知识,可以先看 https://www.cnblogs.com/xingce/p/16386108.html 引用一段官方的说明,AXI MCDMA存在的主要目的是为了节约资源,我们想要使用这个模块的主要目的也是为了降低资源消耗,从而可以将系统部署在更小面积的FPGA芯片上,当然,具体 阅读全文
posted @ 2022-09-08 18:54 Hello-FPGA 阅读(1530) 评论(0) 推荐(0) 编辑
摘要:1.1 先来看看信号线的描述 我们以X16的器件为例,下面的截图来自 镁光的官方手册 https://media-www.micron.com/-/media/client/global/documents/products/data-sheet/dram/ddr3/4gb_ddr3l.pdf?re 阅读全文
posted @ 2022-07-29 16:59 Hello-FPGA 阅读(1141) 评论(0) 推荐(0) 编辑
摘要:1 导读 MIG 是xilinx的memory控制器,功能强大,接口易用。当硬件设计在设计对应的DDR接口时,最好先用MIG去配置一遍DDR的管脚约束、电平约束,从而避免硬件设计好了,实际却无法使用的情况。 需要注意的地方如下: 2 DDR型号 根据需求,选定所需的MIG型号 图 2‑1 选择对应的 阅读全文
posted @ 2022-07-28 16:55 Hello-FPGA 阅读(1630) 评论(0) 推荐(0) 编辑
摘要:DMA是direct memory access,在FPGA系统中,常用的几种DMA需求: 1、 在PL内部无PS(CPU这里统一称为PS)持续干预搬移数据,常见的接口形态为AXIS与AXI,AXI与AXI; 2、 从PL与PS之间搬移数据,对于ZYNQ就比较好理解,属于单个芯片内部接口,对于PCI 阅读全文
posted @ 2022-06-17 16:09 Hello-FPGA 阅读(10287) 评论(0) 推荐(0) 编辑
摘要:PCI Verilog IP1 PCI IP设计 虽然PCI已经逐渐淘汰,但是还是有不少应用需要这样的接口通讯。 设计目的是为了提供基于源码的PCI IP,这样硬件就不必受限于某一个FPGA型号,也方便ASIC迁移。由于PCI的电气标准都是标准3.3V电平,不像PCIe需要高速收发器、8b/10b编码等技术的支持,因此设计一个 阅读全文
posted @ 2022-02-16 09:55 Hello-FPGA 阅读(2186) 评论(0) 推荐(0) 编辑
摘要:1 涉及术语解释 1.1 三模冗余 三模冗余系统简称TMR(Triple Modular Redundancy),是最常用的一种容错设计技术.三个模块同时执行相同的操作,以多数相同的输出作为表决系统的正确输出,通常称为三取二.三个模块中只要不同时出现两个相同的错误,就能掩蔽掉故障模块的错误,保证系统 阅读全文
posted @ 2022-02-15 22:52 Hello-FPGA 阅读(1505) 评论(0) 推荐(1) 编辑

点击右上角即可分享
微信分享提示