随笔分类 -  Verilog IP

分享经过仿真、FPGA测试的高质量IP,以及基于这些IP的解决方案
摘要:Verilog 轻量化开发环境 背景 笔者常用的开发环境 VIAVDO, 体积巨大,自带编辑器除了linting 能用,编辑器几乎不能用,仿真界面很友好,但是速度比较慢。 Sublime Text, 非常好用的编辑器,各种插件使用verilog 非常方便,可以自动补全、生成调用、linting等; 阅读全文
posted @ 2024-09-11 22:36 Hello-FPGA 阅读(721) 评论(0) 推荐(1) 编辑
摘要:组合逻辑电路 组合逻辑电路是数字电子学中一类基本的电路类型,它由一系列逻辑门组成,用于实现特定的逻辑功能。与时序逻辑电路不同,组合逻辑电路的输出完全取决于当前的输入信号,而不受之前输入的影响。换句话说,组合逻辑电路没有记忆功能,输出仅由当前时刻的输入决定。 组合逻辑电路的基本特点: 无记忆性:输出只 阅读全文
posted @ 2024-08-26 11:33 Hello-FPGA 阅读(904) 评论(0) 推荐(0) 编辑
摘要:System Generator 流程 工具包: VIVADO 2017.3 Matlab 2017a 图 1‑1 system generator 版本要对应才能打开 新建simulink 打开system generator, 创建simulink 文件 图 1‑2 创建simulink文件 添 阅读全文
posted @ 2024-08-14 16:47 Hello-FPGA 阅读(48) 评论(0) 推荐(0) 编辑
摘要:verilog signed to unsigned offset binary 背景 有符号数据的最高bit 是 符号位,通常有符号数据都用补码来表示。补码就是该数绝对值的原码取反 再加1 得到,取补码的原因是为了把减法操作变成加法操作,便于电路实现。 但是在HDL语言中处理有符号数据比较麻烦,H 阅读全文
posted @ 2024-08-06 09:30 Hello-FPGA 阅读(69) 评论(0) 推荐(0) 编辑
摘要:原因 在需要观测、调试FPGA内部逻辑时,2个工具ILA和VIO是非常有用的工具,ILA是内部逻辑分析仪,用于分析信号 抓取波形,VIO是虚拟IO,用于手动修改FPGA内部变量,可以大大方便调试。 https://docs.amd.com/r/en-US/ug908-vivado-programmi 阅读全文
posted @ 2024-07-23 18:58 Hello-FPGA 阅读(574) 评论(0) 推荐(0) 编辑
摘要:说明 I2C 在总线上支持N-2-N,因此需要用地址来区分设备。 一次完整的传输,总是START起始信号之后紧跟设备地址和读写标志。 设备地址 那么设备地址如何查看和定义的呢? 设备地址对应 第一个BYTE的 BIT7-BIT1, BIT 0对应读写标志 I2C协议规定,除了 0000 XXX和 1 阅读全文
posted @ 2024-07-21 18:49 Hello-FPGA 阅读(203) 评论(0) 推荐(0) 编辑
摘要:FPGA DNA DNA 是 FPGA 芯片的唯一标识, FPGA 都有一个独特的 ID ,也就是 Device DNA ,这个 ID 相当于我们的身份证,在 FPGA 芯片生产的时候就已经固定在芯片的 eFuse 寄存器中,具有不可修改的属性。在 xilinx 7series 和 7series 阅读全文
posted @ 2024-07-19 19:14 Hello-FPGA 阅读(254) 评论(0) 推荐(0) 编辑
摘要:​ 什么是IDCODE Xilinx FPGA Device ID Register ,用于标识芯片具体型号。 7 series devices have a 32-bit identification register called the IDCODE register. The IDCODE 阅读全文
posted @ 2024-07-11 18:34 Hello-FPGA 阅读(112) 评论(0) 推荐(0) 编辑
摘要:首先科普一下 什么是bitstream文件 FPGA比特流(bitstream)是一种用于配置可编程逻辑器件的数据格式,特别是现场可编程门阵列(FPGA)。比特流包含了硬件逻辑电路、路由信息以及芯片上寄存器和存储器(如查找表LUT)的初始值。通常认为比特流具有厂商特定的格式,因此很难反向工程或理解其 阅读全文
posted @ 2024-07-09 15:55 Hello-FPGA 阅读(605) 评论(0) 推荐(0) 编辑
摘要:起因 在一个新的XILINX XCKU040 FPGA 设计中,SPI支持X8模式,此时BIT生成约束如下: # the hardware support spix8, will boot faster from flash #set_property BITSTREAM.CONFIG.SPI_BU 阅读全文
posted @ 2024-06-24 11:06 Hello-FPGA 阅读(289) 评论(0) 推荐(0) 编辑
摘要:这里涉及商业IP的部分文字资料,如有侵权,请联系删除。 当前只说明基础测试,更多测试待后续更新。 NVME HOST IP IP特性 范例截图 ZCU106测试 使用ZCU106 HPC0 接口 + FMC Drive NVME接口子卡,NVME使用三星980 测试日志 Entering Main 阅读全文
posted @ 2024-02-29 09:50 Hello-FPGA 阅读(167) 评论(0) 推荐(0) 编辑
摘要:proc_sys_reset 模块时序 下面为仿真时序,这里做一个record , 后面有使用问题可以参考该时序; 点击查看代码 module test( ); bit slowest_sync_clk; bit ext_reset_in; bit aux_reset_in; bit mb_debu 阅读全文
posted @ 2023-12-19 11:40 Hello-FPGA 阅读(194) 评论(0) 推荐(0) 编辑
摘要:Hello-FPGA ZYNQ 设计开源啦! 开源ZYNQ核心板 + 底板 硬件设计、软件设计,软件设计使用裸机演示,演示了如何使用AXI DMA等关键dma 模块 欢迎加QQ 讨论 947559581 https://github.com/Hello-FPGA 核心板结构 硬件实物 阅读全文
posted @ 2023-11-08 09:02 Hello-FPGA 阅读(655) 评论(1) 推荐(0) 编辑
摘要:Hello-FPGA CoaXPress 2.0 FMC Card User Manual 4 1 CoaXPress 简介 4 2 CoaXPress 4R FMC 5 2.1 硬件特性 5 2.2 框图说明 7 2.3 电源监测 8 3 CoaXPress 4T FMC 9 3.1 硬件特性 9 阅读全文
posted @ 2023-09-27 10:36 Hello-FPGA 阅读(827) 评论(0) 推荐(0) 编辑
摘要:## 什么是downlink数据 downlink指的是相机传输到host采集卡的高速链路,其中包含了如下类型的数据: 1、Stream Data 2、Trigger Ack, Trigger; 3、Ack (reply data); 4、Event, Heartbeat ![](https://i 阅读全文
posted @ 2023-06-12 23:02 Hello-FPGA 阅读(738) 评论(0) 推荐(1) 编辑
摘要:## 什么是GTH GTH 是Xilinx UltraScale系列FPGA上高速收发器的一种类型,本质上和其它名称如GTP, GTX等只是器件类型不同、速率有差异;GTH 最低速率在500Mbps,最高在16Gbps ![](https://img2023.cnblogs.com/blog/274 阅读全文
posted @ 2023-06-11 22:01 Hello-FPGA 阅读(4008) 评论(1) 推荐(0) 编辑
摘要:## CoaXPress CRC 在CXP协议中,CRC用在stream packet和control packet中,用于指示数据是否错误,如果是control packet, device发现CRC错误后应该给出CRC错误的回应。 下表是回应的packet格式,在高速数据链路downconnec 阅读全文
posted @ 2023-05-23 09:59 Hello-FPGA 阅读(691) 评论(0) 推荐(0) 编辑
摘要:SUB-LVDS 与 LVDS介绍 电气规范 今天有同学问SUB-LVDS输出是否能接到LVDS输入上,以前没用过SUB-LVDS,一起学习一下。 Sub-LVDS is a differential low-voltage standard that is a subset of LVDS, an 阅读全文
posted @ 2023-05-11 10:55 Hello-FPGA 阅读(2259) 评论(0) 推荐(0) 编辑
摘要:AD7793简介 https://www.analog.com/media/en/technical-documentation/data-sheets/AD7792_7793.pdf 特点如下,有16bit和24bit 2个版本可选,使用4线制SPI接口: 控制ADC 现在要用xilinx FPG 阅读全文
posted @ 2023-02-07 16:50 Hello-FPGA 阅读(741) 评论(0) 推荐(0) 编辑
摘要:LTC2440 简介 我们使用4-wire SPI接口 按照时序图上的描述,SDO是在SCLK的下降沿更新数据,那么FPGA接收端就应该在上升沿采集数据。 实际测试发现SDO数据相对于SCLK延迟了60ns,导致采集数据错误 so, what happened? 检查原理图发现,ADC SPI与FP 阅读全文
posted @ 2023-01-28 17:13 Hello-FPGA 阅读(378) 评论(0) 推荐(0) 编辑

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