摘要： http://www.cnblogs.com/scnutiger/archive/2009/10/12/1581680.html数字电路中的建立时间与保持时间[转载]allenwxh的163博客（http://blog.163.com/allenwxh/blog/static/79372356200953111529497/）建立时间与保持时间时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。1.1 阅读全文