电磁兼容布线笔记

1. 当使用多层板布线时，一般选择地平面层靠近高速信号布线层（顶层），具有更好的RF抑制效果。如下图中，四层板的层间顺序为TOP层、 GND层、PWR电源层、 BOT层。如果是六层板，层间顺序可以是： TOP、 GND、PWR、 SIG1、 GND、 BOT；如果是八层板，层间顺序可以是： TOP、 GND、PWR、 SIG1、 GND、 SIG2、 PWR、 BOT 或者顺序为TOP、 GND、 SIG1、PWR、 SIG2、 GND、 PWR、 BOT 。

 

2. 根据电磁场理论中的磁通对消原理，在双面板和单面板的PCB布线中，电源和地线并行走线，具有更好的电磁兼容效果。多层板中的GND地层和电源层靠在一起也是这个原理。 ​

3. 建议对双面板的PCB布线中的底层进行大面积敷地，并使用尽可能多的通孔与顶层地相连接，可以缩小底层布线产生的分布电感，对高速数字信号来说，可以降低高频阻抗，取得更好抑制RF能量的效果。另外，根据信号完整性的理论，特征阻抗要求PCB布线有一个无限大的参考平面。所以底层大面积布线，可以使顶层的走线具有基本固定的特征阻抗，不至于产生阻抗突变，进而影响信号完整性的要求。如下图中双面板的底层基本上是一个完整的平面层 。

 

4. 晶振的下面和晶振的另外一层的区域，禁止布线。如果因空间有限的关系，需要在晶振的附近走线，需要距离晶振的边缘3mm以上。晶振的外壳一定要连接到地电位，且晶振的下方要大面积敷地，并使用尽可能多的通孔把晶振下方的地和顶层的地连接到一起 ​

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5.给每个各功能芯片的电源线必须使用EMI器件，芯片的电源输入端采取磁珠和多个电容的值并联，根据芯片工作的频率值来选择，比如104和102并联，或者103和101，以取得更好的滤波效果。主微处理器的退耦电容的大小需要根据系统工作时钟选择合适的值，一般选取104或者103.退耦电容距离芯片越近越好，依据FR4板材分布参数最远距离应该小于15cm

6. 板边敷地，关键性的信号线，比如复位信号线、时钟信号线等，不能布在电路板的边缘。

​ 7.有源晶振的供电也需要使用磁珠串接在电源布线中间，并依据晶振的频率值增加滤波电容101或103，，以取得良好的RF抑制效果 ​

 

8. 在PCB布线中，如果是双面板，使用尽可能多的通孔把底层和顶层的地连接到一起。如果是多层板，也一样使用尽可能多的通孔把底层和顶层的地与地平面层连接到一起 ​

 

9.在IO口互连线缆上，如果需要取得更好的抗静电效果，请使用根据连线上的信号传输速率选择合适的TVS管器件 ​

 

10.如果系统时钟频率大于5MHz，或者信号的上升沿小于5ns时，建议使用双面板或多层板进行设计

​11. 时钟信号线最好布在一个层内，且其两侧尽量使用地线保护，且保护线的两端需要使用多个通孔连接到地 

 

12.PCB上走线的特征阻抗尽量保持一致，防止出现以下改变特征阻抗的布线：• 线宽的变化；

​• 大于电气长且无端接；

​• 跨越了两个层间或多个层间；

​• 使用了T型布线或者分叉走线；

​• 使用了阻抗不一致的连接线缆转接；

​• 有端接，但是端接不匹配；

​• 跨越了不连续的平面层

​• 如果是高速数字信号，可以依据PCB板上的布线特征阻抗值，增加合适的阻抗匹配电阻，可以起到一定的RF抑制效果。比如常见选择33欧姆或者47欧姆。

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13. PCB的布线越短越好，确定布线是否满足电气长的要求？如果是电气长，请选择合理的端接方式：串联端接、并联端接、 RC端接、戴维宁端接或者二极管端接。

14.​ PCB的布线越短越好，确定布线是否满足电气长的要求？如果是电气长，请选择合理的端接方式：串联端接、并联端接、 RC端接、戴维宁端接或者二极管端接

 

15. 电路板与机壳内边缘相隔一定的距离，或者电路板的边缘留下0.3mm的无铜区域，可以取得一定的防静电效果。一般来说对于静电放电， 1mm的距离可以衰减1KV的静电放电。

​ 16. 当电路内存在多个高速数字芯片时，使用磁珠对每个芯片分别供电，除了退耦电容之外，并且最好能在靠近芯片处增加储能电容（比如电解电容或者钽电容），可以降低数字芯片电流的大小变化而产生的EMI，可以取得一定的电磁兼容效果。如下面的原理图和PCB图中的箭头所示。 

 

17. 法拉第屏蔽：双面板中，电源线与电路板边的距离要离开1mm左右，相隔的距离越大越好。并且在电源走线和板边的空间里使用尽可能多的通孔连接到 GND地上，可以取得一定的RF抑制效果和防静电效果。如此PCB图中的箭头所示 。

 

18.继电器、网络变压器、及功率电感等易产生大电流变化的器件的下方禁止布线。比下图中的功率电感、网络变压器的下方为无铜区： 

19. 消除机械开关、继电器等产生RF能量的器件，放置的位置离继电器越近越好 

 

​​​20. 关键性的走线，比如数据线、时钟信号线、复位线等需要遵循3W布线规则。

​• 3W规则就是两条PCB布线之间的距离等于走线线宽的2倍。如下图中的ARM9芯片到SDRAM芯片之间的走线。

 

​21.电源平面层相对于地平面层需要缩进20H， H是电源平面层和地平面层之间的距离。 如下图的边沿深色边（电源层）比绿色边（地平面层）缩进了约1mm。

 

​ 22. 电源走线的宽度越宽越好。 1盎司的敷铜： 1mm的线宽在表层可以通过1A的电流，在内层可以通过0.5A的电流； 1.5mm的线宽在表层可以通过1.5A的电流，在内层可以通过0.75A的电流；

 

​23.在PCB布线中，对容易造成地回流路径断裂的器件，要放置在电路板的边缘。可以如下面右图修改元件的封装，使地回流路径连通；如果造成地回路断裂的器件无法修改元件封装，建议放置到电路板的边缘或者放置方向顺着电流流动的方向，这样可以减少地断裂造成的阻抗突变。

24. 如果是DDR2 SDRAM 或者DDR3，因为CLK时钟频率比较高，所以DDR引脚到MCU的走线需要谨慎。如果确定走线长度小于时钟频率对应波长的十分之一，则可以不用考虑传输线效应。比如DDR2的时钟频率约为166MHz，则对应波长的十分之一约为11cm，如果PCB上的走线长度小于11cm则不考虑传输线效应。否则PCB布线应考虑时序要求，走蛇形等长线，如下图中CORTEX A8芯片到DDR2芯片之间所有引脚的布线都走蛇形走线，以实现全部走线等长的要求。

25.如果是SDRAM，因为CLK频率约为100MHz，对应的波长约为3米，按照天线理论，走线应小于波长的二十分之一约为15cm.则在PCB布线中，如果PCB布线中的ARM9芯片到SDRAM的实际走线长度小于15cm，则具有良好的抑制RF效果。如下图中的高亮线就是SDRAM到MCU的时钟信号