2015年12月1日
Verilog语法基础讲解之参数化设计
摘要： Verilog语法基础讲解之参数化设计 在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值， 阅读全文
posted @ 2015-12-01 17:27 小梅哥 阅读(7900) 评论(0) 推荐(1) 编辑