摘要：
一、进制互转 1、二进制和十进制互转 （1）二 - 十：2的n次方 （2）十 - 二（整数）：除2取余，从下到上。 （3）十 - 二（小数）：乘2取整，从上到下。 2、二进制和十六进制互转 （1）二 - 十六：4个1位 （2）十六 - 二：1位4个 3、二进制和八进制互转 （1）二 - 八：3个1位 阅读全文
摘要：
本讲整理一下，如何利用上一讲的 DDR2_burst 打造一个可以自动读写的 DDR2 控制器，让其能够方便的使用于我们的工程中。以摄像头ov7725 采集 640x480 分辨率的显示为例，整理这次的设计过程。 1、模块例化 DDR2_driver u_DDR2_driver ( //时钟和复位 阅读全文
摘要：
生成 DDR2 IP 后就可以使用了，网络上也很多直接对 DDR2 IP 操作的例程，但其实这样还不够好，我们可以对这个 DDR2 IP 进行再次封装，让它变得更加好用。现在试着封装一下，之前的 DDR2 IP 名字就是 DDR2.v，这个封装就命名为 DDR2_burst，其主要作用是完成一次 D 阅读全文
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官方的例程还是比较难懂，现在试着在上次的工程上进行修改，做一个简单的读写测试。 一、新建顶层工程 建立工程 top.v，其效果即原先的 DDR2_example_top.v，记得右键设置为顶层模块，主要修改了以下几点： （1）端口信号名字； （2）增加 PLL 生成 100Mhz 时钟供给 DDR2 阅读全文
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DDR2，全称 Double Data Rate 2 SDRAM，即第二代双倍数据速率同步动态随机存取存储器。它属于 SDRAM 家族的存储器产品，提供了相较于 DDR SDRAM 更高的运行效能与更低的电压，是 DDR SDRAM 的后继者，虽然 DDR2 和 DDR 都采用了在时钟的.上升沿和下 阅读全文
摘要：
本次设计其实是从《DDR2（2）：Quartus DDR2 IP 官方例程仿真》开始，但是在这之前，需要掌握一些预备知识。 一、电路设计 这方面的知识我比较欠缺，可以看一下小梅哥写的博客《【小梅哥FPGA进阶学习之旅】基于Altera FPGA 的DDR2+千兆以太网电路设计》。其中比较重要的一点， 阅读全文
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布局布线没有满足我们要求的时序情况下，该如何去解决呢？ 一、时序分析的优化流程 二、查看时序报告 1．ILA相关约束可以忽略 2．Report timing summary可以打印所有路径报告，方便查看哪些违例了。 三、解决跨时钟域违例 1、set false path （1）复位信号，选择poin 阅读全文
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一、input约束 1、理论计算 之前做的 RGMII 的配置上，我们设置的 RGMII CLOCK SKEW 是 2’b11，根据手册发现其 TSKEWR 是 2ns。 但是数据手册没有提供数据线之间的 skew，我们假设一个 0.2ns 的偏移范围，因为专用芯片之间的数据 skew 很像，几乎是 阅读全文
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以 GigE_DDR3_HDMI 工程为例，进行时序分析的整理。 一、基准时钟和生成时钟 基准时钟，通俗点说就是 top 层的输入时钟，如 FPGA_clk，PHY_rx_clk。 生成时钟，通俗点说就是基准时钟通过PLL或自分频后的输出时钟。 1、约束法则 （1）经过PLL的输入时钟（基准时钟）、 阅读全文
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一、IO接口时序概述 1、IO接口时序 外部芯片和FPGA相关联，二者之间时钟和数据的对应关系。 2、IO接口时序分析的基本模型（源同步） ① 系统同步：发送端只提供数据，时钟由外部另行提供。该模型很少使用，不作讨论。 ② 源同步：发送端提供数据和时钟，其对齐方式分为中心对齐和边缘对齐。 3、Ske 阅读全文