摘要：
一、同步FIFO 1、代码 1 //************************************************************************** 2 // *** 名称 : sFIFO.v 3 // *** 作者 : xianyu_FPGA 4 // *** 阅读全文
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要求： 参考时钟 50Mhz，检测时钟为 1-200Mhz，写出Verilog来。 一、设计 1 module clock_test 2 // < 参数 > 3 #( 4 parameter CLK_S_FRE = 31'd50 , // 基准时钟频率值 5 parameter GATE_TIME 阅读全文
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一、题目 在一个时钟周期内算出输入的13路脉冲信号中，高电平的个数。 二、代码 1 //************************************************************************** 2 // *** 描述 : 在一个时钟周期内算出13路脉冲信号 阅读全文
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和 DDR2 的设计类似，在 DDR3_burst 的基础上，添加 FIFO，打造一个可以自动读写的 DDR3 控制器，让其能够方便的适用于不同的场合。 一、DDR3_ctrl 1、架构 由架构图可以看出，DDR3_ctrl 模块由写FIFO、读FIFO、DDR3_burst构成，结构比较简单。 2 阅读全文
摘要：
调取的 DDR3 控制器给用户端预留了接口，用于实现对该 IP 核的控制，我们要做的就是利用这些接口打造合适的 DDR3 控制器。在生成 DDR3 IP 核的界面中，可以找到 User Guide 手册，DDR3 的使用将围绕这个手册来展开。 一、接口说明 打开 User Guide 第 90 页， 阅读全文
摘要：
最开始接触一个 IP 核，完全没有头绪的时候，最好的资料就是官方数据手册以及官方提供的例程仿真，这里提供两种方法在调取 IP 核后进行官方仿真。由于官方例程比较难懂，所以只介绍方法，不讲解官方例程的具体实现过程。 一、官方例程仿真_手动法 1、主页面上，选中 Simulation Sources - 阅读全文
摘要：
组合逻辑电路：任一时刻的输出信号仅取决于当时的输入信号。 时序逻辑电路：任一时刻的输出信号还取决于电路的原来状态。 一、概述 1、时序电路包含组合电路和存储电路，存储电路是必不可少的。存储电路的输出状态必须反馈到组合电路的输入端，与输入信号共同决定输出。 2、时序电路分为同步时序电路和异步时序电路： 阅读全文
摘要：
一、概述 1、存储概念 存储单元：只能存储一位数据的存储电路。 寄存器：用于存储一组数据的存储电路。由一组触发器组成。 存储器：用于存储大量数据的存储电路。 2、存储单元分类 （1）静态存储单元 由门电路连接而成，其中包括各种电路结构形式的锁存器和触发器。 只要不断电，其状态会一直保持下去。 （2） 阅读全文
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组合逻辑电路： 任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。 电路中不包含存储单元。 一、编码器 1、普通编码器 例如：3位二进制编码器（8 - 3编码器） （1）框图 （2）真值表 类似：输入是独热玛，输出是顺序二进制 （3）逻辑式 （4）逻辑式化简 （5）逻辑图 2、优先编码器 阅读全文
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一、开关电路 单开关电路的S导通使 V0 为低电平时，电源电压 Vcc 全部加在电阻 R 上，功耗比较大，因此又出现了互补开关电路解决这个问题。 二、二极管 1、二极管开关电路 2、二极管与门 3、二极管或门 三、CMOS门电路 1、CMOS管开关等效电路 2、分类 3、CMOS反相器 4、CMOS 阅读全文