摘要：
软件的定时中断很难控制精准触发沿的位置，可以通过 PL-PS 的中断完成精准的定时中断。PL 的中断通过 Verilog 代码产生，这样紧密结合 PS-PL 的处理，发挥各自的优势。 一、PL 侧定时中断 1.实际要求 ① 上升沿中断； ② 高电平宽度不小于1us； ③ 中断计数器的时钟为 200M 阅读全文
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ZYNQ包括一个 FPGA 和两个 ARM，多个 ARM 核心相对独立的运行不同的任务，每个核心可能运行不同的操作系统或裸机程序，但是有一个主要核心，用来控制整个系统以及其他从核心的允许。因此我们可以在 CPU0 和 CPU1 中独立跑不同的应用程序，发挥双核的非对称性架构的优势和性能。 从软件的角 阅读全文
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一、ZYNQ中断框图 PL到PS部分的中断经过ICD控制器分发器后同时进入CPU1 和CPU0。从下面的表格中可以看到中断向量的具体值。PL到PS部分一共有20个中断可以使用。其中4个是快速中断。剩余的16个是本章中涉及了，可以任意定义。如下表所示。 二、ZYNQ中断分类 1.软件中断（SGI） Z 阅读全文
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版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。 本文链接：https://blog.csdn.net/husipeng86/article/details/52123465 本文介绍在zynq中三种实现GPIO的方式，分别为MIO、EMIO和 阅读全文
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一、GPIO原理 1.GPIO介绍 程序员通过软件代码可以独立和动态地对每个 GPIO 进行控制，使其作为输入、输出或中断。 （1）通过一个加载指令，软件可以读取一个 GPIO 组内所有 GPIO 的值。 （2）通过一个保存指令，将数据写到一个 GPIO 组内的一个或多个 GPIO 。 （3）在 Z 阅读全文
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PL端使用过后，来到了ZYNQ核心的部分：PS端，现在用Vivado软件对ZYNQ-7000开发板的PS端进行第一个程序设计：Hello World。 一、新建Vivado工程 1.打开Vivado，新建一个工程，Next 2.设置工程名称和工程所在目录，Next 3.选择第一项：RTL Proje 阅读全文
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ZYNQ分为PS和PL，本篇文章实际上是Vivado中一个完整的FPGA工程的创建，正所谓万事开头难。 PS：处理系统 （Processing System） 即ARM部分 PL：可编程逻辑（Programable Logic） 即FPGA部分 一、新建工程 1.打开Vivado，新建一个工程，Ne 阅读全文
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ZYNQ的SDK是用C语言进行开发的，C语言可以说是当今理工类大学生的必备技能。我本科学C语言时就是对付考试而已，导致现在学ZYNQ是一脸懵逼。现在特开一帖，整理一下C语言的基础知识。 一、定义 1.关键字 2.技巧：typedef类型说明符 实际上很多头文件已经帮我们这样定义好了 3.强制转换 如 阅读全文
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Vivado自带的编辑器非常难看，我习惯用Notepad++，这里记录一下二者的关联。 1、打开Vivado，点击 Tools Settings Text Editor，右侧选择 Custom Editor 2、设置路径：D:/MySoftware/Notepad++/notepad++.exe [ 阅读全文
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Vivado自带仿真工具，但是有点慢，关联Modelsim联合仿真是最好的，注意Modelsim必须是10.7以上版本。 1、安装并成功破解Modelsim 10.7。 2、打开Vivado，点击 Tools Compile Simulation Libraries...，填写如下设置并点击Comp 阅读全文