摘要：
1、下面关于状态机描述错误的是（B） A、计数器可以用状态机来描述； B、加法器可以用状态机来描述； C、状态机分为Mealy和Moore； D、状态机的状态个数可以和触发器个数一样多； 2、电容器接到交流电源的两端时，下列说法不正确的是（C） A.电路中有了电流，表现为交流“通过”了电容器 B. 阅读全文
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1、 最能描述集成电路工艺技术水平的技术指标是（B） A、晶片直径 B、特征尺寸 C、芯片面积 D、封装 2、 相同工艺条件下，下列哪种逻辑的组合逻辑延迟最长（A） A、2输入异或门 B、2输入与非门 C、2输入或门 D、1输入反相器 3、对于90nm制程芯片，合法的电压，环境温度范围内，以下哪种情 阅读全文
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低功耗简单知识 1、低功耗分类？ 分为静态功耗和动态功耗； 静态功耗是指漏电流功耗，是电路状态稳定时的功耗，其数量级很小； 动态功耗是指电容充放电功耗和短路功耗，是由电路的翻转造成的； 2、低功耗技术 公式：Power = K*F*C*V^2，功率=系数*频率*负载电容值*电压平方 （1）控制工作频 阅读全文
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1、IC设计的基本流程 1.需求分析 分析用户或市场的需求，并将其翻译成对芯片产品的技术需求。（Office） 2.规格制定 芯片需要达到的具体功能和性能方面的要求。 （Office） 3.方案设计 根据设计的功能需求和算法分析的结果，设计芯片的构架，并对不同的方案进行比较，选择 性能价格最优的方案 阅读全文
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1、如图所示时序路径示意图，椭圆表示组合逻辑，FF1，FF2表示寄存器，A表示数据输入端口，CLK表示时钟输入端口，Z表示数据输出端口（C） A.只要在端口CLK上创建时钟，即可约束A->Z之间的组合逻辑的延时。 B. 只要在端口Z上设置输出延时，即可约束FF2 -> Z之间的组合逻辑的延时。 C. 阅读全文
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1、什么是建立时间和保持时间？ 建立时间：指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器 保持时间：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。 阅读全文
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1、读写没有空闲周期。（fA>fB） fA = 80MHz fB = 50MHz Burst Length = 120 读写之间没有空闲周期，是连续读写一个突发长度。 解法： 写一个数据需要的时间 = 1 / 80MHz = 12.5ns 写一个突发需要的时间 = 120 * 12.5ns = 15 阅读全文
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1、什么是时钟抖动（jitter） 芯片的某一个给定点上时钟周期发生暂时性变化，即达到电路某一点的连续时钟边沿之间间隔的变化称为时钟抖动。 2、什么是时钟偏移（skew） 时钟信号到达数字电路各个部分所用时间的差异。由于时钟源到达不同寄存器所经历路径的驱动和负载的不同，时钟边沿的位置有所差异，因此就 阅读全文
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1、存储器分类？ 2、按存储器方式划分存储器和其特点？ 另一种说法： （1）随机读写存储器(random access memory，随机存取存储器） SRAM （Static RAM，静态随机存储器）断电数据丢失 .DRAM. （Dynamic RAM，动态随机存取存储器） 断电数据丢失 SDRA 阅读全文
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1、速度和面积互换原则 所谓速度，是指整个工程稳定运行所能达到的最高时钟频率，他不仅和FPGA内部各个寄存器的建立时间、保持时间以及FPGA与外部接口的各种时序要求有关，而且还和两个紧邻的寄存器间的逻辑延时、走线延时有关。 所谓面积，可通过一个工程运行所消耗的触发器、查找表数量或者等效门数量来衡量。 阅读全文
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1、 组合电路、时序电路 （1） 组合逻辑电路：数字电路满足任意时刻的输出仅仅取决于该时刻的输入; （2） 时序逻辑电路：数字电路任意时刻的输出不仅取决于当前时刻的输入，而且还取决于数字电路原来的状态; 2、 同步电路、异步电路 （1） 同步电路：各触发器的时钟端全部连接在一起，并接在系统时钟端，只 阅读全文
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1、毛刺 信号在器件内部通过连线和逻辑单元时有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变 阅读全文
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基本概念 1、名词解释 锁存器（latch）是电平触发的存储单元，数据存储的动作取决于输入时钟（或者使能）信号的电平值，尽当锁存器处于使能状态时，输出才会随着数据输入发生变化。 触发器（flipflop）是边沿敏感的存储单元，数据存储的动作由某一信号的上升或者下降沿行同步的。（钟控D触发器其实就是D 阅读全文