2020年8月13日
校招Verilog——频率检测计
摘要： 要求： 参考时钟 50Mhz，检测时钟为 1-200Mhz，写出Verilog来。 一、设计 1 module clock_test 2 // < 参数 > 3 #( 4 parameter CLK_S_FRE = 31'd50 , // 基准时钟频率值 5 parameter GATE_TIME 阅读全文
posted @ 2020-08-13 13:07 咸鱼IC 阅读(2874) 评论(7) 推荐(0) 编辑