2020年4月8日
时序分析（4）：时钟约束
摘要： 以 GigE_DDR3_HDMI 工程为例，进行时序分析的整理。 一、基准时钟和生成时钟 基准时钟，通俗点说就是 top 层的输入时钟，如 FPGA_clk，PHY_rx_clk。 生成时钟，通俗点说就是基准时钟通过PLL或自分频后的输出时钟。 1、约束法则 （1）经过PLL的输入时钟（基准时钟）、 阅读全文
posted @ 2020-04-08 21:21 咸鱼IC 阅读(3561) 评论(1) 推荐(0) 编辑