2019年3月13日
校招Verilog——异步复位同步释放
摘要： 一、同步复位（by Crazybingo） 1.代码 module system_ctrl // <端口> ( //globel clock input wire clk , //时钟，50Mhz input wire rst_n , //复位，低电平有效 //user interface inpu 阅读全文
posted @ 2019-03-13 16:28 咸鱼IC 阅读(10016) 评论(3) 推荐(2) 编辑