2018年12月15日
Verilog的各种坑
摘要： Verilog语言和软件语言不一样，有些时候理所当然的编写，也没有报语法错误，可是功能就是不对。唉，把遇到的坑都记在本篇博客吧。 1. initial begin...end里面不能有always，如果非要在里面达到always的效果，那用forever就行了。 2. reg [3:0] a=4'd 阅读全文
posted @ 2018-12-15 12:02 咸鱼IC 阅读(2146) 评论(0) 推荐(0) 编辑