随笔分类 - IC验证：SystemVerilog
SystemVerilog（7）：覆盖率
摘要：1、覆盖率类型 1.1 概述 覆盖率是衡量设计验证完备性的一个通用词语。 随着测试逐步覆盖各种合理的组合，仿真过程会慢慢勾画出你的设计情况。 覆盖率工具会在仿真过程中收集信息，然后进行后续处理并且得到覆盖率报告。 通过这个报告找出覆盖之外的盲区，然后修改现有测试或者创建新的测试来填补这些盲区。 这个
SystemVerilog（6）：线程通信
摘要：1、线程 线程即独立运行的程序。 线程需要被触发，可以结束或者不结束。 在 module 中的 initial 和 always，都可以看做独立的线程，它们会在仿真 0 时刻开始，而选择结束或者不结束。 硬件模型中由于都是 always 语句块，所以可以看成是多个独立运行的线程，而这些线程会一直占用
SystemVerilog（5）：随机和约束
摘要：1、随机约束和分布 1.1 什么是随机？ 芯片体积增大，复杂度日渐提高，在20年前定向测试已经无法满足验证的需求，而随机测试的比例逐渐提高。 定向测试能找到你认为可能存在的缺陷，而随机测试可以找到连你都没有想到的缺陷。 随机测试的环境要求比定向测试复杂，它需要激励、参考模型和在线比较。上百次的仿真不
SystemVerilog（4）：class、packet
摘要：1、SV的类和对象 这个世界是由无数的类（class）和对象（object）构成的； 类是抽象的，是将相同的个体抽象出来的描述方式； 对象是实体，其具备独立行为能力，一个对象是万千世界的一粒沙； 具有相同属性和功能的对象属于同一类，不同的类之间可能由联系（继承关系），或者没有联系； 在 C 语言中，
SystemVerilog（3）：interface、clocking、$root
摘要：1、interface 1.1 概念 接口可以用作设计，也可以用作验证。在验证环境中，接口可以使得连接变得简洁而不易出错。 接口 interface 和模块 module 的使用性质很像，可以定义端口也可以定义双向信号，可以使用 initial 和 always，也可以定义 function 和 t
SystemVerilog（2）：function和task、变量生命周期
摘要：1、function和task 1.1 构成 function [返回值类型] [名称]（ [参数] ）; task [名称]（ [参数] ）; 1.2 返回值 如果不需要返回值，那么返回值类型可以写为 void ，或者 省略不写 ； 如果需要返回值，需要使用关键字 return a，那么调用该 f
SystemVerilog（1）：数据类型、断言
摘要：工作中偶尔要写测试pattern和bus的性能测试，还是懂一点SystemVerilog好，不需要学得和验证一样精通，只希望能懂点基本的。声明：SystemVerilog系列博客是纯小白的笔记和流水账，没有任何营养价值，请谨慎阅读！ 1、logic和bit SV作为验证语言，不关心变量对应的逻辑应该
