随笔分类 - FPGA：时序分析
时序分析（6）：时序分析违例和优化
摘要：布局布线没有满足我们要求的时序情况下，该如何去解决呢？ 一、时序分析的优化流程 二、查看时序报告 1．ILA相关约束可以忽略 2．Report timing summary可以打印所有路径报告，方便查看哪些违例了。 三、解决跨时钟域违例 1、set false path （1）复位信号，选择poin
时序约束（5）：源同步约束：input和output
摘要：一、input约束 1、理论计算 之前做的 RGMII 的配置上，我们设置的 RGMII CLOCK SKEW 是 2’b11，根据手册发现其 TSKEWR 是 2ns。 但是数据手册没有提供数据线之间的 skew，我们假设一个 0.2ns 的偏移范围，因为专用芯片之间的数据 skew 很像，几乎是
时序分析（4）：时钟约束
摘要：以 GigE_DDR3_HDMI 工程为例，进行时序分析的整理。 一、基准时钟和生成时钟 基准时钟，通俗点说就是 top 层的输入时钟，如 FPGA_clk，PHY_rx_clk。 生成时钟，通俗点说就是基准时钟通过PLL或自分频后的输出时钟。 1、约束法则 （1）经过PLL的输入时钟（基准时钟）、
时序分析（3）：IO接口时序分析
摘要：一、IO接口时序概述 1、IO接口时序 外部芯片和FPGA相关联，二者之间时钟和数据的对应关系。 2、IO接口时序分析的基本模型（源同步） ① 系统同步：发送端只提供数据，时钟由外部另行提供。该模型很少使用，不作讨论。 ② 源同步：发送端提供数据和时钟，其对齐方式分为中心对齐和边缘对齐。 3、Ske
时序分析（2）：时序约束原理
摘要：一、基本概念 1．时序：时钟和数据的对应关系 2．约束：告诉综合工具，我们希望时序达到什么样的标准 3．违例：时序达不到需要的标准 4．收敛：通过调整布局布线方案来达到这个标准 5．静态时序分析：电路未跑起来时，延时等已知，以此分析时序 6．动态时序分析：电路跑起来，如Modelsim软件（理想状态
时序分析（1）：时序约束原理（旧版、可能有错）
摘要：一、时序原理 1．建立时间和保持时间 （1）建立时间Tsu：set up time，触发器的时钟上升沿到来以前，数据必须准备好的时间，如果建立时间不足，数据将不能在这个时钟上升沿被稳定的打入触发器。 （2）保持时间Th：hold time，触发器的时钟上升沿到来以后，数据被锁存消化的时间。如果保持时
