随笔分类 - FPGA：计数器
计数器（3）：避免多计少计
摘要：计数器，FPGA设计中最常用的设计，然而有些地方需要多加注意。 一、勿要多计 打算计10下，所以我计数器就写计到10：cnt==10，程序如下所示。 1、设计文件 1 module jsq 2 // < 端口 > 3 ( 4 input wire clk , 5 input wire rst_n ,
计数器（2）：递增再递减，不断循环
摘要：做VGA方块碰撞实验时，发现一个计数器的问题。如果我们需要设计一个计数器，它先递增，递增到一定数后开始递减，递减到一定数后又递增，循环反复，应该怎么设计呢？这个思想在很多地方都能用到，如PWM呼吸灯、VGA方块回弹等。这里给出一个设计方法。 要求： 设计一个数x，它先递增10次，然后递减10次，又递
计数器（1）：Verilog常用写法
摘要：计数器是非常基本的使用，没有计数器就无法处理时序。我在学习时发现市面上有几种不同的计数器写法，非常有趣，在此记录下来： 一、时序逻辑和组合逻辑彻底分开 1.代码 1 // 2 // 名称 : Count_1 3 // 作者 : xianyu_FPGA 4 // 日期 : 2018-12-10 5 /
