xiabodan

人生天地之间,若白驹之过郤(隙),忽然而已

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VHDL基本常识

摘要： std_logic_vector和integer需要通过signed或unsigned进行间接转换（强制转换）a_std <= std_logic_vector(to_unsigned(a_int, width)); --将a_int 转换为向量signal 阅读全文

posted @ 2014-07-11 18:08 xiabodan 阅读(122) 评论(0) 推荐(0) 编辑