摘要： 一：综合策略 top-down & bottom-up 1：top-down 层次化结构，只对顶层设计进行全面约束，针对个别模块有特殊约束；比如管理模块（clock模块，reset模块等）的综合不会与工作模块（顶层模块）放在一起综合的。 2：bottom-up 对底层的各个模块定为current_d 阅读全文

摘要： 一：工作环境属性约束 工作环境约束一方面是设置DC的工作环境，也就是DC要从在什么样的环境下对你的设计进行约束，举个例子，比如你的芯片要在恶劣的环境中进行工作，DC如果在优质的环境中对你的设计进行约束，你的芯片生产出来，就很有可能工作不了。因此一般就要告诉DC，使用恶劣的模型对设计进行约束。另一方面 阅读全文

摘要： 参考http://www.cnblogs.com/IClearner/p/6440488.html 一：时钟/时钟树的属性 1：时钟树： 一般的时钟，我们都指的是全局时钟，全局时钟在芯片中的体现形式是时钟树。 时钟树，是个由许多缓冲单元(buffer cell)平衡搭建的时钟网状结构，如下图所示： 阅读全文

摘要： 参考http://www.cnblogs.com/IClearner/p/6624722.html，写得很好 一：时序约束 1：分类 时钟的约束（寄存器-寄存器之间的路径约束），输入延时的约束，输出延时的约束 2：时序约束对电路的要求 综合工具现在不能很好地支持异步电路，甚至不支持异步电路； sin 阅读全文

摘要： 一：什么是object？对象 1：分类 包括六类：Design，Clock，Port，Pin（cell里面的引脚），Cell（例化的模块），Net（模块与模块之间的互连线） 2：电路图看 3：design可以转换为cell， 4：objects名字相同时 加在net上，5个单位的电容会覆盖原电容值； 阅读全文

摘要： 前面的章节DC学习(3)中，我简单说明了.synopsys_dc.setup配置文件 http://www.cnblogs.com/IClearner/p/6621967.html 这里有个老铁写得很细致~~感觉不错 阅读全文

摘要： 一：逻辑综合的概述 synthesis = translation + logic optimization + gate mapping 1：Translation 主要把描述RTL级的HDL语言，在约束下转换成DC内部的同意用门级描述的电路，以GTECH或者没有映射的ddc形式展现 2：logi 阅读全文

摘要： 一：在DC下使用Tcl 流程： 1：新建目录，新建example.tcl脚本文件 2：在该目录下启动DC 3：编写example.tcl文件 输出：source example.tcl 阅读全文

摘要： 一：存储器 1：存储器分类 2：RAM（random access memory 随机存取存储器） 随机存取，易失性，高访问速度，对静电敏感；随机是指数据不是线性依次存储，而是自由指定地址进行数据读写。 RAM与ROM最大的区别是，RAM在断电以后保存在上面的数据会自动消失，而ROM不会。 3：SR 阅读全文

摘要： 一：数字逻辑综合概念 1：　概念 仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到 的标准。逻辑综合需要基于特定的综合库（工艺库），不同的库中，门电路基本标准单元（standa 阅读全文