摘要： 一：计算机中位的概念 所要设计的电路（我是从结果dve里得到的，本来想用visio画的，懒。。） 二：计数器设计 1：counter.v代码 2：testbench for counter 3：写makefile 4：在终端运行检查逻辑仿真是否正确。 三：bus设计 1：converter.v设计 阅读全文

摘要： 一: 所需文件 我们把v文件，makefile文件（vcs），tcl文件（dc）等放在工程文件夹里 1　：源文件 用ls *.v查看 顶层文件为Intro_Top.v。 2：rtl.lst也放置了各个源文件的名称。有个问题，编译器怎么知道哪个是顶层文件，哪个是底层文件，文件之间的层次关系如何得到？m 阅读全文

摘要： 这几天没有更新博客，因为在准备hw的实习生面试~虽然我是渣渣，但渣渣也有梦想，哈哈哈 好了，废话，进入正题。。虽然我一个粉丝也没有，不，我是自己的粉丝，写给自己看。 我用了两天的时间刷题加看毕业设计项目。刷题笔记记在了笔记本上，稍后会整理出来。今天谷雨，春去初夏来，又快到夏天了啊~ 芯片实习生面试没 阅读全文

摘要： 1：ANSI_style port lists 2：module port parameter list 使用：adder #（63，0）udder(...); 3：常数函数 4：敏感列表（or可以用逗号代替） 5：combination logic sensitivity list 但不推荐新的写 阅读全文

摘要： 一：系统调用函数 1：必须在procedure中执行，always，initial，task，function 2：$display,$write,$monitor,$strobe （1）$display("..",arg2,arg3,...) 在active区 （2）$write("..", ar 阅读全文

摘要： 4/12-4月底：verilog学习及毕业设计verilog部分大致过完 5月份：AHB总线的学习及前面设计部分的复习+每日刷一题+老板毕设的学习 6月份：sv的学习&UVM+每日刷题+老板毕设的学习 7月份：基础知识的学习（主要是数字集成电路这本书的知识点）+刷题+毕设 8月份：复习阶段+刷题+找 阅读全文

摘要： 从今天开始终于要学习verilog语法啦~~学完我就得去整毕业设计了，，虽然verilog一直也学了点，但总觉得没什么系统性。打算用4月份把verilog学完，做点小实践，把毕业设计verilog部分大致过一遍。 一：数据类型，变量和基本运算符号 1：命名规则 大小写敏感，X代表未知状态，Z代表高阻 阅读全文

摘要： 一：综合产生的文件 前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作： 也就是说，DC一般完成综合后，主要生成.ddc、.def、.v和.sdc，.sdf格式的文件（当然还有各种报告和 阅读全文

摘要： 对时钟约束的补充；多个时钟同步电路；分频时钟；异步设计约束；多时钟周期约束 一：对timing时序的补充 1：占空比不为50% **单沿触发，占空比对综合无影响；双沿触发，占空比对综合有影响。 (1)通过-wave_form改变占空比；例如 create_clock -period 2 -wave_ 阅读全文

摘要： DC时序分析与内部嵌入的时序分析仪（STA） 一：编译及编译后步骤 1: 第一次综合 compile_ultra | -no_boundary | -no_autoungroup | -scan | -timing | -retime 2: 查看时序 report_constraint -all_v 阅读全文