摘要： 一：verilog强度 1：概念 当一个线型由多个驱动时，才会有强度的概念；强度分为驱动强度和充电强度 2：驱动强度 分别为supply，strong，pull，weak，强度依次递减。 3：在进行RTL或者门级模型的设计时，只会用到强驱动（1，0，x）或者比weak还弱的驱动（z）。驱动强度只在如 阅读全文

摘要： 一：纹波计数器 1：纹波计数器的面积最小，易于结构化实现。这种计数器的触发器是前一级输出数据的边沿作为时钟来驱动。前一级的输出连在后一级的时钟端，每当时钟的输入端口的数据产生了上升沿，输出就会翻转。这个计数器必须从一个确定的状态开始工作，这要求我们要对它复位，否则，计数器的翻转则没有意义。3比特的纹 阅读全文

摘要： 在学verilog期间遇到好多bug，现在才想起来记笔记，唉，我怎么就忘了呢。。 1：第七章练习，在顶层文件中例化子模块，vcs报错，说子模块没有定义，找了半天，才发现子模块缺少endmodule 2：include “filename.inc”；这里的filename.inc必须放在仿真文件里，即 阅读全文

摘要： 一：关于RAM的存储容量 硬件数据手册在描述存储容量时，通常给出地址的总个数与一个地址的存储位宽（不包括错误检测位与奇偶校验位） 例如：256k*16的RAM芯片可以存储256kbit=256*1024bit=28*210=218bit，这里一个地址的存储位宽为16（数据线数目）；总线的宽度为：21 阅读全文

摘要： 难受。。三面就15分钟。说你比较适合做前端设计与验证，别为了进NVIDA而委屈自己。。挂掉我，我不难受啊，难受在于我觉得我可以去做综合，去做后端的时候，人家说，不好意思，你不适合。我。。。 哭。我之前准备了好多英文方面的，综合方面的，还有问题方面的。。好吧 。。哼 阅读全文

摘要： NVIDIA的综合二面，感觉挺简单（额。。。） 1：问我是否感兴趣，双向选择 2：team综合主要做的方面 3：verilog知识 if..else与case的区别 if语句指定了一个有优先级的编码逻辑，而case语句生成的逻辑语句是并行的，不具有优先级。if语句可以包含一系列不同的表达式，而cas 阅读全文

摘要： 刚刚结束了NVIDA的一面，电话面试，是综合方面的岗位。心里又是乱七八糟的，唉~说的磕磕巴巴的。跟第一次面试南瑞一样的情况。总结一下，别让情绪堆砌。 1，自我介绍 2，项目（项目还是愁人啊，我还没有具体做） 时钟频率：180m（没回答上来） 数据大小：两路，定点化数据，数据宽度是24bit，深度是1 阅读全文

摘要： 一：PLL 1：组成 输出时钟产生器，相位比较器，可变频率振荡器（VFO），PLL会比较输入时钟相位与VFO产生的输出时钟之间的差别，并且通过这个差别来调整VFO产生的时钟频率。 2：VFO代码 我们定义比较器给VFO加快频率的指令是2‘b11，减慢频率的指令是2’b00. 3:比较器设计 （A）方 阅读全文

摘要： 一：可侧性设计简介（DFT） 1：什么是可测性？ 相当于debug中给程序段加入断点。 设计工具自动将扫描插入到设计中，在设计通过仿真后，在设计阶段的后期，扫描被插入到设计中。扫描的目的是未来观察一个设计或者是整个芯片的内部变化。 2：JTAG 用一组特别的测试端口来控制扫描操作，这组端口被称为JT 阅读全文

摘要： 一：触发器 1：三种不同的触发器 里面的ifelse语句是断言。 二：锁存器 1：何为锁存器 （1）只对电平敏感（不考虑posedge和negedge边沿敏感），且always中的敏感列表中不包含在块中出现的所有变量，这称为不完整的敏感列表。 （2）拥有完整的敏感列表，但是控制条件包含的if或者ca 阅读全文