2018年5月9日
摘要: 本节主要内容:testbench与design的连接,verilog连接testbench与design的方法,SV的interface,stimulus timing,clocking blocks,timing region,program block。(感觉很抽象) 一:design与test 阅读全文
posted @ 2018-05-09 20:14 huanm 阅读(13350) 评论(2) 推荐(2) 编辑
摘要: 一:认识sv 1:关键字 verification,assertion,coverage,功能验证,simulation技术,OOP属性 2:主要内容 (1)verification plan and environment,验证计划,目标 (2)sv constructs;sv的语法 (3)sv 阅读全文
posted @ 2018-05-09 18:00 huanm 阅读(4834) 评论(0) 推荐(1) 编辑