verilog学习（10）编写代码遇到错误

在学verilog期间遇到好多bug，现在才想起来记笔记，唉，我怎么就忘了呢。。

1：第七章练习，在顶层文件中例化子模块，vcs报错，说子模块没有定义，找了半天，才发现子模块缺少endmodule

　　

2：include “filename.inc”；这里的filename.inc必须放在仿真文件里，即跟makefile同一层文件，而不是放在需要包含filename.inc文件同级目录下。