魏老师说IC

2018年5月10日

摘要： 1.新建一个项目,点击"File->New..."弹出如下对话框: 2.建立原理图设计平台: 3.在原理图绘制区双击鼠标左键,即可弹出元件符号窗口,如下图所示: 4.添加元件,在红色框部分输入要查找的元件名,如果库中存在对应元件,则对应元件符号会显示在对话框右侧的绘制区,单击"OK"即可完成对应元件阅读全文

posted @ 2018-05-10 20:21 魏老师说IC 阅读(3984) 评论(0) 推荐(0) 编辑

Quartus系列：Quartus II 下载入FPGA流程

摘要： 1.完成FPGA工程创建(参见"Quartus II 创建新工程"),设置空闲引脚状态,如果不设置,那么闲置的引脚状态不能确定,如下图所示: 2.将空闲的引脚设为输入,且状态为高阻态,如下图所示: 3.引脚设置,首先点击编译按钮,为后续软件识别管脚方向做准备,如下图所示: 再次点击下图按钮即可进入到阅读全文

posted @ 2018-05-10 20:15 魏老师说IC 阅读(2601) 评论(0) 推荐(0) 编辑

2018年5月6日

Quartus系列：Quartus II 创建工程流程

摘要： 1.新建工程 2.设置工程路径、工程名和设计的顶层名后，点击"Next" 3.添加设计文件，同时将设计文件加入到工程中（如果此处不添加设计文件，可以在工程建立好之后，通过菜单选择"File"进行添加），点击"Next"进入下一步，如下图所示: 4.选择好FPGA系列，在此以型号EPM3128ATC1 阅读全文

posted @ 2018-05-06 11:09 魏老师说IC 阅读(1651) 评论(0) 推荐(0) 编辑

2018年5月5日

RTL基本知识：关于coverage

摘要： Coverage Overview 随着芯片规模越来越大，集成的功能越来越多，一次性流片费用的增加，市场竞争的日益激烈，如何在验证和测试中解决判断验证充分性和完备性的问题逐步成为业界验证工作的热门话题。并且伴随验证技术的进一步发展，验证技术也发生了巨大的变化，覆盖率作为其中一种判断验证充分性的手段阅读全文

posted @ 2018-05-05 09:11 魏老师说IC 阅读(1525) 评论(0) 推荐(0) 编辑

2018年5月4日

RTL基本知识：关于disable fork的误解

摘要：分析说明: initial"块"在仿真开始时执行,开启进程procedure_0,创建一个对应的可执行的线程.该进程中开启了5个进程(ini_process_0、ini_process_1、ini_process_2、ini_process_3和ini_process_4),其中并没有哪个进程创建对阅读全文

posted @ 2018-05-04 22:53 魏老师说IC 阅读(3183) 评论(0) 推荐(1) 编辑

2018年5月3日

RTL基本知识：全加器设计（VHDL）

摘要：【设计要求】使用层次化设计方法，用VHDL语言设计四位二进制全加器，并进行仿真。【设计目的】考查对于VHDL元件例化语法的熟悉程度；考查对于数字电路中全加器工作原理的理解；【设计思路】用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加阅读全文

posted @ 2018-05-03 20:57 魏老师说IC 阅读(5277) 评论(0) 推荐(0) 编辑

2018年5月1日

物理综合：timing_path&path_group

摘要：关于path and path group 本文针对常见的path和pathgroup 问题,做深入的分析和总结 path 和path group 属于时序设计中的基本问题,属于必须掌握的知识点希望对大家的面试和工作有帮助，如有兴趣，可以添加微信号“xgcl_wei”进行更进一步的交流沟通学习 D 阅读全文

posted @ 2018-05-01 09:29 魏老师说IC 阅读(3150) 评论(0) 推荐(0) 编辑

常用集成电路名词缩写汇总(第二版)

摘要：重要说明整个集成电路的设计和生产链路很长,相关专有名称很多; 本文对常见的集成电路相关的名词缩写进行了汇总,特别聚焦与集成电路设计领域,意在整理常用的数字电路/DC/PT/ICC/DFV/DFT/RTL/ATE相关方面的知识点,方便大家快速学习和掌握相关知识,方便大家查询;同时希望对学生将来的培训阅读全文

posted @ 2018-05-01 09:21 魏老师说IC 阅读(21423) 评论(0) 推荐(0) 编辑

2018年4月28日

RTL基本知识：缺失分号的后果

摘要：在使用Verilog进行设计过程中，经常会遇到某些条件判断语句中的分支没有执行，有些for循环仅执行一次的情况，特别是在过程性赋值语句中。其中很大一部分是因为错误使用了“；”导致的。因为Verilog源自C语言，根据其语言特性，“；”在Verilog中本身是一条单独的空语句，只是岂不进行任何具体操作阅读全文

posted @ 2018-04-28 23:22 魏老师说IC 阅读(489) 评论(0) 推荐(0) 编辑

2018年4月25日

物理综合：关于PVT

摘要：关于PVT 本文针对常见的PVT问题,做深入的分析和总结 PVT属于时序设计中的基本问题,属于必须掌握的知识点希望对大家的面试和工作有帮助跟多交流可联系个人微信号（xgcl_wei）进行进一步沟通学习本文针对常见的PVT问题,做深入的分析和总结 PVT属于时序设计中的基本问题,属于必须掌握的知阅读全文

posted @ 2018-04-25 22:06 魏老师说IC 阅读(3209) 评论(0) 推荐(0) 编辑

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